3.3.1 Giảm ngưỡng
Transistor thông trong việc kéo theo hướng ưu tiên, nhưng chỉ xoay trong Vt của đường ray theo hướng khác; điều này được gọi là giảm điện áp ngưỡng. Ví dụ, hình 3.12 cho thấy một transistor chuyển tiếp điều khiển logic 1 vào một bộ đảo. Đầu ra của transistor thông qua chỉ tăng lên VDD - Vt. Tệ hơn nữa, hiệu ứng thân làm tăng điện áp ngưỡng này vì Vsb > 0 đối với
Hình 0.74: Giảm điện áp ngưỡng kích thông bóng bán dẫn
transistor thông. Mức suy giảm không đủ để tắt hoàn toàn transistor pMOS trong bộ đảo, dẫn đến tiêu tán công suất tĩnh. Thật vậy, đối với VDD thấp, đầu ra suy giảm có thể kém đến bộ đảo không còn thấy mức logic đầu vào hợp lệ VIH. Cuối cùng, quá trình chuyển đổi trở nên lờ đờ khi đầu ra tiếp cận với VDD – Vt. Sự sụt giảm điện áp ngưỡng đôi khi có thể chấp nhận được trong các quy trình cũ hơn trong đó VDD ≈ 5Vt, nhưng hiếm khi được chấp nhận trong các tiến trình hiện đại, nơi nguồn điện đã được thu nhỏ nhanh hơn điện áp ngưỡng xuống VDD≈3Vt. Do đó, các transistor thông phải được thay thế bằng các cổng truyền dẫn đầy đủ hoặc có thể sử dụng các transistor phản hồi pMOS yếu để kéo đầu ra tới VDD.
3.3.2 Tỷ lệ hỏng
Các mạch Pseudo-nMOS minh họa các ràng buộc tỷ lệ xảy ra khi một nút được kéo lên và xuống đồng thời, thường là bởi các transistor nMOS mạnh và transistor pMOS yếu. Các transistor yếu phải đủ nhỏ để mức đầu ra giảm xuống dưới VIL của giai đoạn tiếp theo bởi một số biên độ nhiễu. Tốt nhất, đầu ra nên giảm xuống dưới Vt để giai đoạn tiếp theo không dẫn điện tĩnh. Các mạch tỷ lệ nên được kiểm tra ở các góc SF và FS.
Một ví dụ khác về lỗi tỷ lệ xảy ra trong các mạch có phản hồi. Ví dụ, bộ giữ động, thiết bị khôi phục mức trong SRPL và LEAP và bộ đảo phản hồi trong chốt tĩnh đều có transistor phản hồi yếu phải được định tỷ lệ phù hợp.
Tỷ lệ đặc biệt nhạy cảm đối với đầu vào khuếch tán. Ví dụ, hình 3.13-a cho thấy một chốt tĩnh với bộ đảo phản hồi yếu. Bộ đảo phản hồi phải đủ yếu để được khắc phục bằng sự kết hợp nối tiếp của transistor thông và cổng dẫn động đầu vào D, như thể hiện trong hình 3.13-b. Điều này không thể được xác minh bằng cách chỉ kiểm tra chốt; nó yêu cầu kiểm tra toàn bộ về chốt và trình điều khiển. Tệ hơn nữa, nếu bộ điều khiển ở xa, điện trở của dây nối tiếp cũng phải được xem xét, như trong hình 3.13-c.
3.3.3 Sự rò rỉ
Rò rỉ dòng điện là một vấn đề ngày càng tăng khi quy mô công nghệ, đặc biệt là đối với các nút động và cấu trúc NOR rộng. Nhớ lại rằng rò rỉ phát sinh từ dẫn truyền dưới ngưỡng, cổng
Hình 0.75: Hạn chế tỷ lệ trên chốt tĩnh với đầu vào khuếch tán
đường hầm, và rò rỉ diode phân cực ngược. Dẫn truyền dưới ngưỡng hiện là thành phần quan trọng nhất vì Vt thấp và ngày càng thấp hơn, nhưng đường hầm cổng cũng sẽ trở nên quan trọng sâu sắc khi độ dày oxit giảm. Bên cạnh việc gây ra tiêu tán điện tĩnh, rò rỉ có thể dẫn đến các giá trị không chính xác trên các nút động hoặc nút dẫn động yếu. Thời gian cần thiết để dòng rò rỉ làm nhiễu một nút động bởi một điện áp nào đó ∆V là:
node leak
C V
t I
Rò rỉ dưới ngưỡng dần dần phóng điện các nút động thông qua các transistor được OFF.
Các cổng động và chốt hoàn toàn không có bộ giữ thì không thể tồn tại trong hầu hết các quy trình hiện đại. Thời gian làm mới DRAM cũng được thiết lập bởi sự rò rỉ và các quy trình DRAM phải giảm thiểu rò rỉ để có thời gian lưu giữ thỏa đáng.
Ngay cả khi một bộ giữ được sử dụng, nó phải đủ rộng. Điều này có vẻ nhỏ vì bộ giữ được ON hoàn toàn trong khi rò rỉ xảy ra qua các transistor được cho là OFF. Tuy nhiên, trong cấu trúc NOR động rộng, nhiều transistor nMOS song song có thể bị rò rỉ đồng thời. Các vấn đề tương tự áp dụng cho các cổng NOR giả nMOS và PLA rộng. Rò rỉ tăng theo cấp số nhân cùng với nhiệt độ, do đó, vấn đề đặc biệt nghiêm trọng là burn-in.
Rò rỉ dưới ngưỡng thấp qua hai transistor OFF nối tiếp so với transistor đơn lẻ vì transistor bên ngoài có điện áp thoát thấp hơn và thấy hiệu ứng từ DIBL thấp hơn nhiều. Đa điện áp ngưỡng cũng thường được sử dụng để đạt được hiệu suất cao trong các đường dẫn quan trọng và giảm rò rỉ ở các đường dẫn khác.
3.3.4 Chia điện tích
Chia điện tích cũng có thể xảy ra khi các cổng động dẫn động các transistor. Ví dụ, Hình 3.14 cho thấy một bộ đảo động điều khiển một cổng truyền. Giả sử cổng động đã được tăng áp trước và đầu ra được thả nổi ở mức cao. Ngoài ra, giả sử cổng truyền là OFF và Y = 0. Nếu cổng truyền bật, điện tích sẽ được chia sẻ giữa X và Y, làm xáo trộn đầu ra động.
Hình 0.76: Chia điện tích trên bóng bán dẫn vượt qua cổng động
3.3.5 Nhiễu nguồn cung cấp
Giá trị VDD và GND không cố định trên một chip lớn. Cả hai đều bị nhiễu nguồn điện do giảm IR và nhiễu di/dt. Giảm IR xảy ra trên điện trở R của lưới cung cấp điện giữa các chân nguồn và một khối vẽ dòng điện I, như thể hiện trong hình 3.15. Nhiễu di/dt xảy ra trên điện cảm của nguồn điện L khi dòng điện thay đổi nhanh chóng.
Nhiễu di/dt có thể đặc biệt quan trọng đối với các khối không hoạt động trong vài chu kỳ và sau đó bắt đầu chuyển mạch. Nhiễu nguồn điện cung cấp ảnh hưởng đến hiệu suất và có thể làm giảm biên độ nhiễu. Các mục tiêu điển hình là nhiễu nguồn điện ở mức 5–10% của VDD.
Nguồn cung cấp nhiễu gây ra cả vấn đề biên độ nhiễu và các biến thể độ trễ. Các vấn đề về biên độ nhiễu có thể được quản lý bằng cách đặt các mạch nhạy cảm gần nhau và để chúng dùng chung một dây điện có điện trở thấp.
Nhiễu của nguồn điện có thể được ước tính từ các mô phỏng của lưới điện chip, điện dung bỏ qua và đóng gói.
3.3.6 Ảnh hưởng nhiệt độ
Hiệu suất của transistor suy giảm theo nhiệt độ, vì vậy cần phải cẩn thận để tránh các điểm nóng quá mức. Những điều này có thể được gây ra bởi sự tiêu tán công suất không đồng đều ngay cả khi mức tiêu thụ điện năng tổng thể nằm trong phạm vi ngân sách. Sự phân bố nhiệt độ không đồng đều dẫn đến sự thay đổi độ trễ giữa các cổng trên chip. Đồ thị nhiệt độ toàn chip có thể được tạo ra thông qua mô phỏng điện nhiệt, điều này có thể bắt đầu khi sơ đồ tầng và ước tính công suất sơ bộ cho mỗi đơn vị có sẵn.
3.3.7 Độ nhạy nhiễu đầu vào khuếch tán
Hình 3.13-a cho thấy một chốt tĩnh với đầu vào khuếch tán tiếp xúc. Một đầu vào như vậy cũng đặc biệt nhạy cảm với tiếng ồn. Ví dụ, hãy tưởng tượng rằng nhiễu của nguồn cung cấp điện hoặc nhiễu khớp nối đã làm cho điện áp đầu vào 108 Hình 0.77: Nguồn cung cấp IR giảm
Hình 0.78: Nhiễu trên đầu
xuống dưới -Vt so với GND được nhìn thấy bởi cổng truyền dẫn, như thể hiện trong hình 3.16.
Vgs bây giờ vượt quá Vt đối với transistor nMOS trong cổng truyền dẫn, vì vậy cổng truyền tải sẽ bật. Nếu chốt có chứa 1, nó có thể bị phóng điện không chính xác về 0. Một hiệu ứng tương tự có thể xảy ra đối với lệch điện áp trên VDD.
Các ô chốt tiêu chuẩn thường được xây dựng với các đầu vào có bộ đệm, bớt nhiễu hơn là các nút khuếch tán tiếp xúc. Đây là một ví dụ điển hình về nguyên tắc thiết kế có cấu trúc của mô-đun. Việc để lộ đầu vào khuếch tán dẫn đến chốt nhanh hơn và có thể được sử dụng trong các đường dữ liệu nơi đầu vào được kiểm soát và kiểm tra cẩn thận.
3.3.8 Độ nhạy tiến trình
Các mạch biên có thể hoạt động trong các điều kiện quy trình danh định, nhưng không thành công ở một số góc nhất định của tiến trình hoặc khi chuyển mạch sang tiến trình khác. Các mạch mới lạ nên được mô phỏng ở tất cả các góc của quy trình và xem xét kỹ lưỡng xem có bất kỳ độ nhạy nào của tiến trình hay không. Chúng cũng phải được xác minh là hoạt động ở tất cả các điện áp và nhiệt độ, bao gồm điện áp và nhiệt độ cao được sử dụng trong quá trình burn-in và điện áp thấp hơn có thể được sử dụng cho các phiên bản công suất thấp của một bộ phận.
Khi một thiết kế có khả năng được chuyển sang một tiến trình khác để giảm chi phí, các mạch phải được thiết kế để tạo điều kiện thuận lợi cho việc di chuyển này. Bạn có thể mong đợi rằng rò rỉ sẽ tăng lên, giảm ngưỡng sẽ trở thành một phần lớn hơn của điện áp cung cấp, độ trễ của dây sẽ trở thành một phần lớn hơn trong chu kỳ thời gian và quá trình ghép nối có thể trở nên tồi tệ hơn khi tỷ lệ co của dây tăng lên. Ví dụ, bộ vi xử lý Pentium 4 ban đầu được chế tạo trong quy trình 180 nm. Các nhà thiết kế đã đặt các bộ lặp gần hơn mức tối ưu cho quy trình đó vì họ biết khoảng cách bộ lặp tốt nhất sẽ trở nên nhỏ hơn khi kích thước transistor bị giảm sau đó trong vòng đời của sản phẩm.