2.8.1 Quy tắc ăng-ten
Khi một dây kim loại được tiếp xúc với cổng transistor được khắc bằng plasma, nó có thể sạc đến điện áp đủ để đánh thủng các cổng oxit mỏng. Đây được gọi là hỏng cổng oxit do plasma gây ra, hoặc đơn giản là hiệu ứng ăng ten. Nó có thể làm tăng rò rỉ cổng, thay đổi điện áp ngưỡng và giảm tuổi thọ của transistor. Dây dài hơn tích tụ nhiều điện tích hơn và có nhiều khả năng làm hỏng cổng.
Trong quá trình khắc plasma nhiệt độ cao, các đi-ốt được hình thành bởi sự khuếch tán nguồn và máng có thể dẫn một lượng dòng điện đáng kể. Các đi-ốt này chảy ra điện tích từ dây dẫn trước khi cổng oxit bị hỏng.
Quy tắc ăng-ten chỉ định diện tích tối đa của kim loại có thể được kết nối với cổng không có nguồn hoặc máng để hoạt động như một phần tử phóng điện. Cổng lớn hơn có thể chịu được nhiều điện tích hơn. Các quy tắc thiết kế thường xác định tỷ lệ tối đa của diện tích kim loại trên diện tích cổng sao cho tích điện trên kim loại sẽ không làm hỏng cổng. Tỷ lệ có thể thay đổi từ 100: 1 đến 5000: 1 tùy thuộc vào độ dày của cổng oxit (và do đó điện áp đánh thủng) của transistor. Tỷ lệ cao hơn áp dụng cho các transistor oxit cổng dày hơn.
Hình 2.37 cho thấy một vi phạm quy tắc ăng-ten và hai cách để khắc phục nó. Trong hình 51-a, một đường kim loại 1 dài được kết nối với một cổng transistor. Nó không có kết nối với vùng khuếch tán cho đến khi kim loại 2 được hình thành, vì vậy cổng có thể bị hỏng trong quá trình khắc plasma kim loại 1. Trong hình 2.37-b, dây kim loại 1 bị ngắt với một dây nhảy sang kim loại 2. Điều này làm giảm lượng điện tích có thể đóng cổng trong quá trình khắc kim loại 1 và giải quyết vấn đề. Trong hình 2.37-c, một diode ăng-ten được thêm vào, cung cấp một đường phóng điện trong quá trình khắc. Diode được phân cực ngược trong quá trình hoạt động bình thường và do đó không làm rối loạn chức năng mạch. Lưu ý rằng vấn đề cũng có thể được giải quyết bằng cách làm cho cổng rộng hơn.
Đối với các mạch yêu cầu sự kết hợp tốt, chẳng hạn như các phần tử tương tự và bộ nhớ, các cổng transistor phải kết nối trực tiếp với vùng khuếch tán với một đoạn ngắn của kim loại 1 để tránh hư hỏng cổng có thể gây ra sự không khớp.
2.8.2 Quy tắc mật độ lớp
Một bộ quy tắc khác liên quan đến các tiến trình nâng cao là quy tắc mật độ lớp, chỉ định mật độ tối thiểu và tối đa của một lớp cụ thể trong một khu vực cụ thể. Tốc độ khắc có một số nhạy cảm với lượng vật liệu phải được loại bỏ. Ví dụ: nếu mật độ polysilicon quá cao hoặc quá thấp, các cổng transistor có thể kết thúc quá mức hoặc bị khắc sâu, dẫn đến các biến thể độ dài kênh.
Tương tự như vậy, quá trình CMP có thể gây ra sự phân hủy (loại bỏ quá nhiều) đồng khi mật độ không đồng nhất.
Để ngăn chặn những vấn đề này, một lớp kim loại có thể được yêu cầu có mật độ tối thiểu 30% và tối đa 70% trong khu vực 100 àm x 100 àm. Đối với cỏc mạch kỹ thuật số, cỏc mức mật độ này thường đạt được với định tuyến thông thường trừ khi tồn tại các khoảng trống. Mặt khác, các mạch tương tự và RF gần như thưa thớt. Do đó, các lớp khuếch tán, polysilicon và kim loại có thể phải được thêm thủ công hoặc bằng chương trình lấp đầy sau khi thiết kế đã hoàn thành. Phần lấp đầy có thể được nối đất hoặc để nổi. Chất làm đầy nổi làm giảm tổng điện dung nhưng điện dung ghép nối nhiều hơn với các dây gần đó. Đắp tiếp đất yêu cầu định tuyến mạng lưới nối đất đến các cấu trúc lấp đất. Các mẫu tô thông minh như hình chữ nhật so le, mẫu plussign hoặc kim cương dẫn đến điện dung thấp hơn và dễ đoán hơn so với các lưới hình học đơn giản. Các nhà thiết kế phải lưu ý về khối đệm để nó không tạo ra điện dung ký sinh không mong muốn cho các dây dẫn gần đó.
2.8.3 Quy tắc nâng cao độ phân giải
Một số kỹ thuật nâng cao độ phân giải áp đặt thêm các quy tắc thiết kế. Ví dụ: polysilicon thường sử dụng các đường hẹp nhất và do đó cần cải tiến nhiều nhất. Điều này có thể đơn giản nhất nếu cổng polysilicon chỉ được vẽ theo một hướng duy nhất (ngang hoặc dọc). Sử dụng một hướng duy nhất cũng làm giảm sự biến đổi của quá trình có hệ thống. Tránh các rãnh và rãnh nhỏ (nhỏ hơn chiều rộng lớp tối thiểu), vì các rãnh như vậy có thể cản trở việc phân tích OPC thích hợp. Tránh các rãnh nhỏ (nhỏ hơn chiều rộng lớp tối thiểu), vì các vết khía như vậy có thể cản trở việc phân tích OPC thích hợp.
Cộng đồng thiết kế hiện đang tranh luận về một động thái hướng tới các quy tắc thiết kế hạn chế nhằm tạo điều kiện thuận lợi cho RET và giảm sự biến đổi trong sản xuất bằng cách giới hạn các nhà thiết kế vào một tập hợp nhỏ hơn các tính năng bố cục thống nhất. Những quy tắc này có thể phải trả giá bằng diện tích lớn hơn. Ví dụ: Intel đã đưa ra các quy tắc thiết kế hạn chế cho polysilicon trong quy trình 45 nm để kiểm soát sự biến đổi và tạo điều kiện thuận
lợi cho phép in thạch bản hai lớp 193 nm. Theo các quy tắc này, polysilicon được giới hạn ở một độ cao và hướng trong bố cục. Điều này cũng đơn giản hóa quy tắc tiếp xúc và kim loại 1:
độ cao tiếp xúc giống với cao độ cổng và kim loại 1 song song với các cổng cũng có cùng độ cao. Các miếng đệm poly rộng cho các tiếp điểm và định tuyến polysilicon trực giao đã được loại bỏ bằng cách giới thiệu một tiếp điểm rãnh phù hợp với kết nối cục bộ. Intel nhận thấy rằng các quy tắc hạn chế không ảnh hưởng đến mật độ cell tiêu chuẩn và đạt được năng suất tuyệt vời.
2.8.4 Quy tắc xẻ rãnh kim loại
Một số tiến trỡnh cú cỏc quy tắc đặc biệt yờu cầu dõy kim loại rộng (vớ dụ:> 10–40 àm) phải cú rónh. Khe là những khe dài, rộng 3 àm, trờn dõy dẫn chạy song song với chiều dũng điện.
Chúng cung cấp khả năng giảm căng, giúp giữ dây ở đúng vị trí và giảm nguy cơ hỏng hóc do di chuyển điện. Các quy tắc thiết kế rất khác nhau giữa các nhà sản xuất.
2.8.5 Nguyên tắc nâng cao lợi nhuận
Để cải thiện năng suất, một số quy trình khuyên bạn nên tăng chiều rộng và khoảng cách nhất định mà chúng không ảnh hưởng đến diện tích hoặc hiệu suất. Ví dụ, việc tăng độ mở rộng cổng polysilicon làm giảm một chút nguy cơ hỏng transistor do lệch mask poly/diffusion.
Tăng không gian giữa các đường kim loại nếu có thể làm giảm nguy cơ chập và cũng làm giảm điện dung của dây. Các thực hành tốt khác để cải thiện năng suất bao gồm:
Khoảng cách giữa các dây dẫn để giảm nguy cơ đoản mạch và giảm điện dung.
Sử dụng dây có chiều rộng không tối thiểu để giảm nguy cơ hở mạch và giảm điện trở.
Sử dụng ít nhất hai lối đi cho mỗi kết nối để tránh hở mạch nếu một via không đúng định dạng và để giảm quá trình di chuyển điện.
Bao quanh các tiếp điểm và lối đi bằng các miếng đệm tiếp đất có nhiều hơn độ chồng chéo tối thiểu để giảm sự biến đổi điện trở và hở mạch do các tiếp điểm bị lệch.
Sử dụng transistor rộng hơn tối thiểu; các transistor có chiều rộng tối thiểu có thể thay đổi nhiều hơn và có xu hướng không hoạt động tốt.
Tránh các hình dạng không phải hình chữ nhật như góc 45 độ và hình tròn. Đối với các mạch chuyên dụng như RAM có lợi nhiều từ góc 45 độ, hãy xác minh mask sau khi phân tích hiệu chỉnh tiệm cận quang học.
Đặt các transistor hoặc cell giả ở rìa của các mảng và mạch nhạy cảm để cải thiện tính đồng nhất và phù hợp.
Nếu nó trông tốt, nó sẽ hoạt động tốt hơn.