Trong sản xuất chất bán dẫn, công nghệ silic trên chất cách điện (SOI- Silicon-On-Insulator) là việc chế tạo các thiết bị bán dẫn silic trong một lớp silic – chất cách điện – silic để giảm điện dung ký sinh bên trong thiết bị, do đó cải thiện hiệu suất. Các thiết bị dựa trên SOI khác với các thiết bị làm bằng silic thông thường ở chỗ phần tiếp giáp silicon nằm trên một chất cách điện, điển hình là silicon dioxide hoặc sapphire (các loại thiết bị này được gọi là silicon trên sapphire, hoặc SOS). Việc lựa chọn chất cách điện phụ thuộc phần lớn vào ứng dụng dự định, với sapphire được sử dụng cho các ứng dụng tần số vô tuyến (RF-Radio frequency) hiệu suất cao và nhạy cảm với bức xạ, và silicon dioxide để giảm hiệu ứng kênh ngắn trong các thiết bị
vi điện tử khác. Lớp cách điện và lớp silic trên cùng cũng rất khác nhau tùy theo ứng dụng, đặc biệt trong công nghệ sản xuất vi mạch tích hợp cỡ lớn VLSI.
3.4.1 Điện áp thân nổi
Phương pháp để hiểu PD (partially depleted) SOI là theo dõi điện áp thân. Nếu điện áp thân không đổi, điện áp ngưỡng cũng sẽ không đổi và transistor sẽ hoạt động giống như một thiết bị số lượng lớn thông thường ngoại trừ điện dung khuếch tán thấp hơn. Trong PD SOI, điện áp floating body thay đổi khi nó sạc hoặc phóng điện.
Hình 3.17 minh họa các cơ chế mà các điện tích đi vào hoặc đi ra khỏi lớp thân. Có hai con đường mà điện tích có thể tích tụ từ từ trong body:
Ddb drain phân cực ngược với body Ddb và có thể là các điểm nối source với body Dsb
mang dòng điện rò diode nhỏ vào body.
Các hạt tải điện năng lượng cao gây ra hiện tượng ion hóa va chạm, tạo ra các cặp electron - lỗ trống. Một số trong số các điện tử này được cấy vào cổng hoặc oxide cổng. Các lỗ tương ứng tích tụ trong body. Hiệu ứng này rõ ràng nhất ở VDS trên điểm hoạt động dự kiến của thiết bị và tương đối không quan trọng trong quá trình hoạt động bình thường. Dòng điện ion hóa tác động vào body được mô tả như một nguồn dòng Iii. Điện tích có thể thoát ra khỏi body qua hai con đường khác:
o Khi điện áp body tăng lên, điểm nối Dsb source-body sẽ trở nên hơi lệch về phía trước. Cuối cùng, điện tích thoát ra từ đường giao nhau này bằng với điện tích rò rỉ từ đường giao nhau Ddb drain tới body.
o Cổng tăng hoặc drain cũng có khả năng kết hợp body lên trên. Điều này có thể làm sai lệch mạnh mối nối Dsb source
với body và nhanh chóng làm tràn điện tích ra khỏi body.
Tóm lại, khi một thiết bị không hoạt động đủ lâu, điện áp body sẽ đạt đến trạng thái cân bằng khi dựa trên dòng điện rò rỉ qua các điểm nối source và drain.
Khi thiết bị bắt đầu chuyển trạng thái, điện tích có thể tràn ra khỏi body, làm thay đổi đáng kể điện áp body (và điện áp ngưỡng).
Hình 0.79: Đường dẫn điện tích vào/ra thân nổi của bóng
bán dẫn
Hình 0.80: Bóng bán dẫn lưỡng cực ký sinh trong PD SOI
3.4.2 Ưu điểm của công nghệ SOI
Một ưu điểm chính của công nghệ vật liệu SOI là điện dung khuếch tán thấp hơn. Source và drain oxit ở đáy và thành bên không đối diện với kênh, về cơ bản loại bỏ điện dung ký sinh của các mặt này. Điều này dẫn đến độ trễ ký sinh nhỏ hơn và tiêu thụ điện năng thấp hơn.
Một lợi thế tinh tế hơn là tiềm năng cho điện áp ngưỡng thấp. Trong các tiến trình hàng loạt, điện áp ngưỡng thay đổi theo chiều dài kênh. Do đó, các biến thể trong khắc polysilicon thể hiện dưới dạng các biến thể về điện áp ngưỡng. Điện áp ngưỡng phải đủ cao trong trường hợp xấu nhất (thấp nhất) để hạn chế rò rỉ điện tích dưới ngưỡng, do đó điện áp ngưỡng danh định phải cao hơn. Trong các quy trình SOI, các biến thể ngưỡng có xu hướng nhỏ hơn. Do đó, Vt danh nghĩa có thể gần với trường hợp xấu nhất. Vt danh nghĩa thấp hơn dẫn đến các transistor nhanh hơn, đặc biệt là ở VDD thấp.
Thiết bị CMOS có độ dốc ngưỡng phụ là nvTln10, trong đó vT = kT/q là điện áp nhiệt (26 mV ở nhiệt độ phòng) và n là phụ thuộc tiến trình. Các quy trình CMOS hàng loạt thường có n
≈1,5, tương ứng với độ dốc dưới ngưỡng là 90mV/decade. Nói cách khác, đối với mỗi lần giảm 90 mV trong Vgs dưới Vt, dòng rò dưới ngưỡng giảm theo một thứ tự độ lớn. Các tuyên bố gây hiểu lầm đã được đưa ra cho thấy SOI có n=1 và do đó độ dốc ngưỡng phụ lý tưởng chỉ là 60 mV/decade. IBM đã phát hiện ra rằng các thiết bị SOI thực sự có độ dốc dưới ngưỡng 75–
85 mV/decade. Điều này tốt hơn so với số lượng lớn,
Cuối cùng, SOI miễn nhiễm với quá trình chốt vì oxit cách điện loại bỏ các thiết bị lưỡng cực ký sinh có thể kích hoạt quá trình chốt.
3.4.3 Nhược điểm của SOI
Vật liệu PD SOI chịu ảnh hưởng của history effect. Những thay đổi trong điện áp body điều chỉnh điện áp ngưỡng và do đó điều chỉnh độ trễ cổng. Điện áp body phụ thuộc vào việc thiết bị ở chế độ không tải hay chuyển mạch, vì vậy độ trễ cổng là một chức năng của lịch sử chuyển mạch. Nhìn chung, điện áp body được tăng tốc làm giảm ngưỡng và làm cho các cổng nhanh hơn, nhưng sự không chắc chắn làm cho việc thiết kế mạch trở nên khó khăn hơn.
History effect có thể được mô hình hóa một cách đơn giản bằng cách ấn định các độ trễ lan truyền khác nhau cho mỗi cổng. IBM nhận thấy history effect có xu hướng dẫn đến sự thay đổi khoảng 8% trong độ trễ cổng, con số này rất khiêm tốn so với các tác động tổng hợp của các biến thể về sản xuất và môi trường.
Thật không may, history effect gây ra sự không phù hợp đáng kể giữa các transistor giống hệt nhau trên danh nghĩa. Ví dụ, nếu một bộ khuếch đại cảm biến đã đọc nhiều lần một giá trị đầu vào cụ thể, thì điện áp ngưỡng của cặp vi sai sẽ khác nhau, tạo ra một điện áp bù trong bộ
khuếch đại cảm biến. Vấn đề này có thể được khắc phục bằng cách thêm một tiếp điểm để buộc body với đất hoặc với nguồn cho các mạch tương tự nhạy cảm.
Một vấn đề khác của PD SOI là sự hiện diện của một transistor lưỡng cực ký sinh bên trong mỗi transistor. Như trong hình 3.18, source, body và drain tạo thành bộ phát, đế và bộ thu của một transistor lưỡng cực npn. Trong một transistor thông thường, body được gắn với nguồn cung cấp, nhưng trong SOI, phần thân/đế nổi. Nếu cả source và drain đều được giữ ở mức cao trong một thời gian dài trong khi cổng ở mức thấp, chân đế cũng sẽ nổi lên cao thông qua rò rỉ diode. Nếu sau đó, source được kéo xuống mức thấp, transistor npn sẽ ON. Dòng IB chạy từ body/base đến source/emitter. Điều này làm cho GIB chảy từ drain/collector đến source/emitter. Độ lợi của transistor lưỡng cực G phụ thuộc vào độ dài kênh và mức pha tạp nhưng có thể lớn hơn 1. Do đó, một xung đáng kể của dòng điện có thể chạy từ cực máng này sang cực nguồn khi cực nguồn được kéo xuống thấp mặc dù transistor phải OFF.
Xung dòng điện này đôi khi được gọi là rò rỉ qua cổng vì nó thường xảy ra đối với các transistor đi qua OFF nơi cực nguồn và cực máng ban đầu ở mức cao và sau đó được kéo xuống thấp. Nó không phải là một vấn đề lớn đối với các mạch tĩnh vì các transistor ON chống lại trục trặc. Tuy nhiên, nó có thể gây ra trục trặc trong chốt động và logic. Do đó, các nút động nên sử dụng các bộ giữ vững chắc để giữ cho nút ổn định.
Một vấn đề thứ ba phổ biến đối với tất cả các mạch SOI là tự nóng. Oxide là chất cách nhiệt tốt cũng như chất cách điện. Do đó, nhiệt lượng tỏa ra trong các transistor chuyển mạch có xu hướng tích tụ trong transistor hơn là lan nhanh vào chất nền. Các transistor riêng lẻ tiêu tán một lượng lớn điện năng có thể trở nên ấm hơn đáng kể so với toàn bộ transistor. Ở nhiệt độ cao hơn, chúng cung cấp dòng điện ít hơn và do đó chậm hơn. Tự làm nóng có thể làm tăng nhiệt độ lên 10-15°C đối với bộ đệm xung nhịp và transistor I/O, mặc dù các tác động có xu hướng nhỏ hơn đối với transistor logic.