Các quy tắc bố trí, còn được gọi là quy tắc thiết kế, đã được giới thiệu trong chương 1 và có thể được coi là quy định để chuẩn bị các mặt nạ quang được sử dụng trong chế tạo mạch tích hợp. Các quy tắc được xác định về kích thước đối tượng (chiều rộng), khoảng cách và phần chồng chéo. Mục tiêu chính của các quy tắc bố trí là xây dựng các mạch chức năng đáng tin cậy trong một khu vực càng nhỏ càng tốt. Nói chung, các quy tắc thiết kế thể hiện sự cân bằng giữa hiệu suất và lợi nhuận. Các quy tắc mang tính ổn định, thì có nhiều khả năng mạch sẽ
Hình 0.46: Quá trình kim loại hóa nhôm
hoạt động. Tuy nhiên, sử dụng quy tắc càng mang tính tích cực hơn thì cơ hội cải tiến về hiệu suất và kích thước mạch càng lớn.
Các quy tắc thiết kế chỉ định cho nhà thiết kế những ràng buộc hình học nhất định trên kiến trúc bố cục để các mẫu trên tấm wafer được xử lý sẽ bảo toàn cấu trúc liên kết và dạng hình học của thiết kế. Điều quan trọng cần lưu ý là các quy tắc thiết kế không quy định rõ ranh giới đúng sai của một số quy tắc. Thay vào đó, chúng đại diện cho một dung sai đảm bảo khả năng chế tạo chính xác cao và hoạt động. Ví dụ: bạn có thể thấy rằng một bố cục vi phạm các quy tắc thiết kế vẫn có thể hoạt động chính xác và ngược lại. Tuy nhiên, bất kỳ sai số đáng kể hoặc thường xuyên nào so với các quy tắc thiết kế sẽ ảnh hưởng nghiêm trọng đến sự thành công của một thiết kế.
Chương 1 đã mô tả một phiên bản của các quy tắc thiết kế dựa trên các quy tắc có thể CMOS MOSIS. Các quy tắc MOSIS được thể hiện dưới dạng λ. Các quy tắc này cho phép mở rộng ở một tỉ lệ nào đó giữa các tiến trình, về nguyên tắc, bạn chỉ cần giảm giá trị của λ và các thiết kế sẽ có hiệu lực trong quy trình tiếp theo khi giảm kích thước. Thật không may, lịch sử đã chỉ ra rằng các quá trình hiếm khi co lại một cách đồng nhất. Do đó, ngành công nghiệp thường sử dụng các quy tắc thiết kế micro cho bố cục. Tại thời điểm này, bố cục tùy chỉnh thường bị giới hạn trong một số cell hoặc bộ nhớ tiêu chuẩn thường được sử dụng, nơi công sức bỏ ra được phân bổ theo nhiều trường hợp. Chỉ đối với các chip có mật độ cực lớn thì việc tiết kiệm chi phí của một bố cục nhỏ mới đáng giá.
2.4.1 Các quy tắc về giếng
Giếng n-well thường được pha tạp nhiều hơn cực nguồn / cực máng của transistor, và do đó, cần cung cấp đủ khe hở giữa các cạnh n-well và vùng khuếch tán n+ liền kề. Khe hở giữa mép giếng và vùng khuếch tán kèm theo được xác định bởi sự chuyển tiếp của oxide trường qua ranh giới giếng. Các quy trình sử dụng STI có thể cho phép khoảng trống bên trong bằng không. Có thể đặt các transistor nMOS và pMOS gần nhau hơn có thể làm giảm đáng kể kích thước của các ô SRAM.
Vì điện trở của tấm n-well có thể là vài kΩ trên một ô vuông, nên cần phải nối đất kỹ cho giếng bằng cách cung cấp đủ số lượng vòi giếng. Điều này sẽ ngăn chặn sự sụt giảm điện áp quá mức do dòng điện giếng. Khi các giếng được kết nối với các điện thế khác nhau (ví dụ trong mạch tương tự), các quy tắc khoảng cách có thể khác với các giếng đẳng thế (tất cả các giếng ở cùng một điện áp).
2.4.2 Các quy tắc về transistor
Các transistor CMOS thường được xác định bởi ít nhất bốn mask vật lý. Đó là các vùng active, n-select, p-select và polysilicon. Active mask xác định tất cả các khu vực nơi khuếch tán loại n hoặc loại p được đặt hoặc nơi đặt các cực của transistor. Các cực của transistor được xác định bởi phép logic AND của polysilicon mask và active mask, tức là, nơi polysilicon vượt qua sự khuếch tán. Các lớp được chọn xác định loại khuếch tán nào được yêu cầu. Lớp n-select bao quanh các vùng hoạt động ở đây yêu cầu khuếch tán loại n. Lớp p-select bao quanh các khu vực cần khuếch tán loại p. Vùng khuếch tán n bên trong vùng p-well xác định transistor nMOS.
Vùng khuếch tán n bên trong vùng n-well xác định các tiếp điểm n-well. Tương tự như vậy, vùng khuếch tán p bên trong n-well xác định transistor pMOS (hoặc dây khuếch tán p). Khu vực khuếch tán p bên trong p-well xác định các tiếp điểm nền (hoặc tiếp điểm giếng p). Thông thường, các hệ thống thiết kế sẽ chỉ định nghĩa khuếch tán n (ndiff) và khuếch tán p (pdiff) để giảm độ phức tạp của quy trình. Các lựa chọn thích hợp được tạo tự động. Tức là, ndiff sẽ được chuyển đổi tự động thành active với một hình chữ nhật hoặc đa giác n-select chồng lên nhau.
Điều cần thiết là poly phải hoạt động chéo hoàn toàn, nếu không transistor đã được tạo ra sẽ bị ngắn mạch bởi một đường khuếch tán giữa cực nguồn và cực máng. Do đó, poly được yêu cầu phải mở rộng ra ngoài các cạnh của vùng hoạt động. Điều này thường được gọi là phần mở rộng cổng. Vùng active phải mở rộng ra ngoài cổng poly để các vùng khuếch tán nguồn và máng tồn tại để mang điện tích vào và ra khỏi kênh. Vùng poly và vùng active không
Hình 0.47: Tiến tình n-well CMOS và cấu trúc giếng,chất nền, tiếp điểm
nên tạo thành transistor và phải được giữ tách biệt; điều này dẫn đến một quy tắc giãn cách từ vùng active đến vùng polysilicon.
2.4.3 Các quy tắc về tiếp điểm Có một số tiếp điểm thường có sẵn:
Kim loại tới p-active (khuếch tán p).
Kim loại tới n-active (khuếch tán n).
Kim loại tới polysilicon
Kim loại tói giếng hoặc chất nền.
Tùy thuộc vào quy trình, các tiếp điểm khác, chẳng hạn như các tiếp điểm polysilicon-active bị che lấp có thể được phép kết nối cục bộ.
Do lớp nền được chia thành các vùng giếng nên
mỗi giếng cách ly phải được gắn với điện áp cung cấp thích hợp, tức là n-well phải được gắn với VDD và chất nền hoặc p-well phải được gắn với GND với các tiếp điểm của giếng hoặc chất nền. Kim loại kết nối kém với chất nền hoặc giếng có nồng độ pha tạp thấp. Do đó, một vùng hoạt động pha tạp nồng độ cao được đặt bên dưới tiếp điểm, như thể hiện ở nguồn của transistor nMOS trong hình 2.26.
Bất cứ khi nào có thể, hãy sử dụng nhiều hơn một tiếp điểm tại mỗi kết nối. Điều này cải thiện đáng kể năng suất trong nhiều tiến trình vì kết nối vẫn được thực hiện ngay cả khi một trong các tiếp điểm bị lỗi.
2.4.4 Các quy tắc về kim loại
Khoảng cách giữa các lớp kim loại có thể thay đổi theo chiều rộng của đường kim loại (vì vậy được gọi là quy tắc kim loại béo fat-metal). Nghĩa là, trên một số bề rộng dây kim loại, khoảng cách tối thiểu có thể được tăng lên. Điều này là do đặc điểm ăn mòn của dây kim loại nhỏ hoặc lớn. Cũng có thể có quy tắc chiều rộng kim loại tối đa. Nghĩa là, các dây kim loại đơn lẻ không được lớn hơn một chiều rộng nhất định. Nếu muốn có dây rộng hơn, chúng được cấu tạo bằng cách mắc song song một số dây nhỏ hơn và thêm các liên kết để buộc các dây lại với nhau.
Ngoài ra, có thể có các quy tắc về khoảng cách được áp dụng cho các đường kim loại dài, song song có khoảng cách gần nhau.
Các quy trình phi cơ khí hóa cũ hơn yêu cầu chiều rộng và khoảng cách lớn hơn trên các dây kim loại lớp trên để tránh đứt hoặc chập giữa các dây liền kề do cấu trúc liên kết thẳng đứng của các lớp bên dưới gây ra. Điều này không còn được xem xét đối với các quy trình phẳng hiện đại. Tuy nhiên, chiều rộng và khoảng cách vẫn lớn hơn đối với các lớp kim loại dày hơn.
Hình 0.48: Tiếp xúc chất nền
2.4.5 Các quy tắc về lối đi
Các tiến trình có thể khác nhau về việc chúng có cho phép các lối đi xếp chồng lên nhau được đặt trên các vùng polysilicon và vùng khuếch tán hay không. Một số tiến trình cho phép lối đi được đặt trong các khu vực này, nhưng không cho phép lối đi nằm ngoài ranh giới của polysilicon hoặc vùng khuếch tán. Điều này là kết quả của các biến thể cấu trúc liên kết dọc đột ngột xảy ra tại các ranh giới của lớp con. Các quy trình phẳng hiện đại cho phép các lối đi xếp chồng lên nhau, làm giảm diện tích cần thiết để truyền từ kim loại lớp thấp hơn sang kim loại lớp cao.
2.4.6 Một số quy tắc khác
Lớp thụ động hóa hay lớp phủ thủy tinh là một lớp bảo vệ của SiO2 (thủy tinh) bao phủ con chip cuối cùng. Cần có các lỗ hở có kích thước thích hợp tại các tấm đệm và điểm kiểm tra bên trong bất kỳ. Một số quy tắc bổ sung có thể có trong một số quy trình như sau:
Mở rộng polysilicon hoặc kim loại ngoài một tiếp điểm hoặc via.
Các phần mở rộng nhiều cổng khác nhau tùy thuộc vào chiều dài thiết bị.
Chiều rộng tối đa của một đối tượng.
Diện tích tối thiểu của một đối tượng.
Kích thước rãnh tối thiểu.
2.4.7 Quy tắc thiết kế CMOS có thể mở rộng (MOSIS)
Thiết kế trong các dự án lớn thường sử dụng các quy tắc thiết kế CMOS có thể mở rộng dựa trên λ từ MOSIS vì chúng đơn giản, có sẵn và miễn phí. MOSIS đã từng cung cấp nhiều tiến trình khác nhau, từ 2μmm đến 180 nm, tương thích với các quy tắc CMOS có thể mở rộng. Thật vậy, MOSIS cũng hỗ trợ ba biến thể của các quy tắc này: SCMOS, SUBM và DEEP, được nâng cấp dần dần để hỗ trợ kích thước tính năng xuống đến 180 nm. Các chip được thiết kế theo quy tắc DEEP có thể được chế tạo trên bất kỳ tiến trình MOSIS nào.
Khi thời gian trôi qua, các tiến trình cũ trở nên lỗi thời và các tiến trình mới hơn có quá nhiều ưu điểm để tương thích với các quy tắc thiết kế có thể mở rộng. Các quy trình MOSIS được sử dụng phổ biến nhất hiện nay là quy trình bán dẫn ON (trước đây là AMI) 0,5μmm và quy trình IBM 130, 90, 65 và 45 nm.
Tiến trình 0,5 μmm phổ biến cho các dự án cấp trường đại học vì chương trình giáo dục MOSIS cung cấp các khoản tài trợ hào phóng để trang trải chi phí chế tạo cho "TinyChips"
1,5mm × 1,5mm. Các quy tắc thiết kế tốt nhất cho quá trình này là các quy tắc SUBM có thể mở rộng sử dụng λ = 0,3μmm. Do đó, một TinyChip là 5000λ × 5000λ. Polysilicon được vẽ ở 2
λ = 0,6μmm, sau đó được MOSIS sai lệch 0,1μmm trước khi tạo mask để tạo ra chiều dài cổng đúng 0,5μmm. Khi mô phỏng mạch, hãy đảm bảo sử dụng độ dài kênh phân cực để mô hình hóa hoạt động của transistor một cách chính xác. Trong SPICE, tham số XL được thêm vào chiều dài transistor được chỉ định để tìm chiều dài thực. Do đó, một boong SPICE có thể chỉ định chiều dài kênh được vẽ là L = 0,6μmm cho mỗi transistor và bao gồm XL = 0,1μmm trong tệp mô hình để chỉ ra độ dài phân cực 0,5μmm.
Các quy trình của IBM hiện đang được giảm giá cho các trường đại học và MOSIS cũng cung cấp một số khoản tài trợ cho nghiên cứu. Cách tốt nhất để thiết kế trong các quy trình này là sử dụng các công cụ Cadence và Synopsys sử dụng các quy tắc thiết kế dựa trên micro độc quyền của IBM. Luồng thiết kế hiện được MOSIS ghi lại kém và dao động từ khó ở nút 130 nm và tệ hơn ở các nút sâu hơn. Thật không may, điều này hiện hạn chế quyền truy cập vào các tiến trình đối với các nhóm nghiên cứu rất phức tạp.
Bố cục bao gồm một tập hợp các hình chữ nhật trên các lớp khác nhau như polysilicon hoặc kim loại. Width là chiều rộng tối thiểu của hình chữ nhật trên một lớp cụ thể. Spacing là khoảng cách tối thiểu giữa hai hình chữ nhật trên các lớp giống nhau hoặc khác nhau. Overlap chỉ định bao nhiêu một hình chữ nhật phải bao quanh một hình chữ nhật khác trên một lớp khác. Tất cả các kích thước đều được quy định trong λ ngoại trừ các vết cắt bằng thủy tinh không mở rộng quy mô tốt vì chúng phải tiếp xúc với dây liên kết lớn hoặc đầu dò. Các lớp chọn thường được tạo tự động và do đó không được hiển thị trong bố cục.
Các tiếp điểm và lối đi phải chính xác là 2 × 2λ. Các kết nối lớn hơn được tạo từ các mảng lối đi nhỏ để tránh dòng điện lớn ở ngoại vi. Các quy tắc về khoảng cách của polysilicon hoặc sự khuếch tán đến các mảng có nhiều tiếp điểm lớn hơn một chút so với đối với một tiếp điểm đơn lẻ.
Về mặt kỹ thuật, chiều rộng và khoảng cách tối thiểu là 3λ, nhưng kích thước tiếp xúc kim loại tối thiểu là 2 × 2λ cộng với 1λ bao quanh mỗi bên, cho chiều rộng là 4λ. Do đó, độ cao của các đường kim loại tiếp xúc có thể giảm xuống 7λ. Hơn nữa, nếu các đường được vẽ ở 3λ và các tiếp điểm được so le để hai đường liền kề không bao giờ có các tiếp điểm liền kề, thì độ cao giảm xuống 6,5λ. Tuy nhiên, sử dụng cao độ 8λ cho mục đích lập kế hoạch là một phương pháp hay và để lại một chút “khoảng trống” để giải quyết các vấn đề khó về bố cục.