Cho đến nay, chúng ta đã coi điện áp ngưỡng là một hằng số. Tuy nhiên, Vt tăng theo điện áp nguồn, giảm theo điện áp thân, giảm theo điện áp máng và tăng theo chiều dài kênh. Phần này mô hình hóa từng hiệu ứng này.
2.2.1 Hiệu ứng thân
Hiệu ứng thân (body effect) được quan tâm bởi thực tế là thân (body) của các transistor là một cực thứ tư ngầm định. Khi một điện áp Vsb được đặt giữa nguồn và thân, nó làm tăng lượng điện tích cần thiết để đảo kênh, do đó, nó làm tăng điện áp ngưỡng. Điện áp ngưỡng có thể được mô hình hóa như sau:
0
t t s sb s
V V γV V
Ở đây, Vt0 là điện áp ngưỡng khi nguồn tại điện thế thân, slà điện thế bề mặt tại ngưỡng và γVđược gọi là hệ số hiệu ứng thân, điển hình thay đổi trong khoảng từ 0,4÷1V . Đổi lại,1/2 những điều này phụ thuộc vào mức pha tạp (doping level) trong kênh, NA. Hiệu ứng thân làm
suy giảm hơn nữa hiệu suất của transistor vượt qua cố gắng vượt qua giá trị yếu Mức điện thế bề mặt tại ngưỡng được tính như sau:
2 ln A 2 ln A
s T
i i
N kq N
v n T n
Hệ số hiệu ứng thân γVđược xác định bởi:
2 2 Si A
ox Si A
ox ox
qεN N γV t qεN N
εN C
Với điện áp nhỏ được nuôi tới cực nguồn hay thân, hệ thức cho điện áp ngưỡng được tuyến tính hóa bởi quan hệ:
0
t t γV sb
V V k V
ở đây:
ln 2 2
Si A A T
i γV
s ox
qεN N ν N γV n
k C
2.2.2 Hạ thấp rào cản cảm ứng máng
Điện áp máng Vds tạo ra một điện trường ảnh hưởng đến điện áp ngưỡng. Hiệu ứng hạ thấp rào cản gây ra bởi máng (DIBL) này đặc biệt rõ rệt trong các transistor kênh ngắn. Nó có thể được mô hình hóa như sau:
0
t t ds
V V ηVV
Ở đây, ηVlà hệ số DIBL, thường có giá trị phổ biến là khoảng 0,1.
2.2.3 Hiệu ứng kênh ngắn
Điện áp ngưỡng thường tăng theo chiều dài kênh. Hiện tượng này đặc biệt rõ rệt đối với L nhỏ nơi các vùng cạn kiệt nguồn và máng mở rộng thành một phần đáng kể của kênh, và do đó được gọi là hiệu ứng kênh ngắn (short channel) hoặc lăn khỏi (roll off) Vt. Trong một số quá trình, hiệu ứng kênh ngắn ngược làm cho Vt giảm theo độ dài.
Ngoài ra còn có hiệu ứng kênh hẹp, trong đó Vt thay đổi theo chiều rộng kênh, tác động này có xu hướng ít đáng kể hơn vì chiều rộng tối thiểu lớn hơn chiều dài tối thiểu.
2.2.4 Rò rỉ
Ngay cả khi các transistor ở trạng thái OFF về danh nghĩa, chúng sẽ làm rò rỉ (leakage) một lượng nhỏ dòng điện. Các cơ chế rò rỉ bao gồm dẫn truyền dưới ngưỡng giữa nguồn và máng, rò rỉ cổng từ cổng đến thân và rò rỉ đường giao nhau từ nguồn sang thân và máng sang thân, như được minh họa trong hình 2.14. Sự dẫn truyền dưới ngưỡng được gây ra bởi sự phát xạ nhiệt của các hạt tải điện vượt qua rào cản tiềm năng được thiết lập bởi ngưỡng. Rò rỉ cổng là một hiệu ứng cơ lượng tử gây ra bởi đường hầm qua điện môi cổng cực kỳ mỏng. Rò rỉ mối nối là do dòng điện chạy qua đường giao nhau p-n giữa bộ khuếch tán nguồn/máng và phần thân.
Trong các quy trình có kích thước tính năng trên 180 nm, rò rỉ thường không đáng kể ngoại trừ trong các ứng dụng tiêu thụ điện năng rất thấp. Trong quy trình 90 và 65 nm, điện áp ngưỡng đã giảm đến mức độ rò rỉ dưới ngưỡng đạt mức 1s đến 10s nA trên mỗi transistor, điều này có ý nghĩa khi nhân với hàng triệu hoặc hàng tỷ transistor trên chip. Trong các quy trình 45 nm, độ dày ôxít giảm đến mức rò rỉ cổng trở nên tương đương với rò rỉ dưới ngưỡng trừ khi sử dụng chất điện môi cổng (hệ số điện môi k) cao. Nhìn chung, rò rỉ đã trở thành một thiết kế quan trọng được xem xét trong các quy trình nanomet.
Hình 0.36: Tuyến dòng rò 2.2.5 Rò rỉ dưới ngưỡng
Mô hình I-V của transistor kênh dài giả định dòng điện chỉ chạy từ nguồn để thoát ra khi Vgs >
Vt. Trong transistor thực, dòng điện không đột ngột cắt xuống dưới ngưỡng, mà giảm xuống theo cấp số nhân, như trong hình 2.15. Khi điện áp cổng cao, transistor ON mạnh. Khi cổng giảm xuống dưới Vt, dòng điện suy giảm theo hàm mũ xuất hiện dưới dạng một đường thẳng trên thang logarit. Chế độ Vgs <Vt này được gọi là nghịch đảo yếu. Dòng rò rỉ dưới ngưỡng tăng đáng kể với Vds vì rào cản gây ra bởi cống giảm. Có một giới hạn thấp hơn đối với Ids được
thiết lập bởi rò rỉ đường giao nhau cống được làm trầm trọng hơn bởi điện áp cổng âm. Dòng rò dưới ngưỡng được mô hình hóa và mô tả bởi công thức sau đây:
0
0e gs t ds sb 1 e ds
ds ds
T T
V V ηVV kγVV V
I I
nv v
Ở đây, n là hệ số tiến trình và thường nhận giá trị trong dải từ 1,3÷1,7 cho các tiến trình CMOS. Thành phần cuối cùng trong công thức trên ngụ ý rằng dòng rò sẽ là 0 nếu Vds=0 (V) nhưng tăng tới giá trị đầy đủ của nó khi Vds là một số ít lần của điện áp nhiệt vT=kq/T (ví dụ, khi Vds > 50 mV). Ids0 là dòng nguồn máng tại ngưỡng và phụ thuộc vào các tiến trình công nghệ CMOS cũng như đặc tính mô tả hình học của các transistor MOSFET, xác định như sau:
2 1,8
0 e
ds T
I βv
Số mũ 1,8 là hệ số điều chỉnh được xác định từ xấp xỉ thực nghiệm.
Hình 0.37: Đặc điểm I-V của transistor nMOS 65 nm ở 70 C trên thang log
Như thể hiện trong hình 2.15, dòng điện dưới ngưỡng phù hợp với một đường thẳng trên biểu đồ bán nguyệt. Nghịch đảo của độ dốc của đường này được gọi là độ dốc ngưỡng dưới, S, được xác định bởi hệ thức vi phân dưới đây:
1
(log10 ds)
gs
d I
S dV
2.2.6 Rò rỉ cổng
Theo cơ học lượng tử, đám mây electron bao quanh một nguyên tử có sự phân bố không gian theo xác suất. Đối với các ôxít cổng mỏng hơn 15–20 Å, có một xác suất khác không là một điện tử trong ô cửa này sẽ tự tìm thấy nó ở phía sai của ôxít, nơi nó sẽ bị đánh bay qua kênh.
Hiệu ứng này của các hạt tải điện vượt qua một hàng rào mỏng được gọi là đường hầm, và dẫn đến dòng điện rò rỉ qua cổng. Hai cơ chế vật lý để đào qua cổng được gọi là đào hầm Fowler- Nordheim (FN) và đào hầm trực tiếp (direct tunneling). Dòng xuyên hầm trực tiếp có thể được xấp xỉ thông qua mô hình gần đúng như sau:
2
e
ox DD Bt DD V gate
ox
I WA V t
A, B là hai hằng số công nghệ được xác định từ thực nghiệm và phụ thuộc tiến trình công nghệ chế tạo. Dòng điện trong đường hầm có thể là cấp độ lớn hơn đối với nMOS so với transistor pMOS có điện môi cổng SiO2 vì các điện tử đào đường hầm từ vùng dẫn trong khi các lỗ trống đi qua vùng hóa trị và nhìn thấy một rào cản cao hơn. Hình 2.16 vẽ dòng rò cổng JG chống lại điện áp cho vài giá trị khác nhau của độ dày lớp oxít.
Hình 0.38: Thực nghiệm đo dòng rò cổng JG như là hàm của VDD cho vài giá trị khác nhau của bề dày lớp oxit tox.