2.5.1 Điện áp ngưỡng và độ dày oxit
Một số quy trình cung cấp nhiều điện áp ngưỡng hoặc độ dày oxit. Các transistor ngưỡng thấp cung cấp nhiều dòng điện khi ON hơn, nhưng cũng có mức rò rỉ dưới ngưỡng lớn hơn. Cung
cấp hai hoặc nhiều ngưỡng cho phép nhà thiết kế sử dụng các thiết bị Vt thấp trên các đường dẫn quan trọng và các thiết bị Vt cao hơn ở những nơi khác để hạn chế nguồn điện rò rỉ. Nhiều mask và các bước cấy ghép được sử dụng để đặt các ngưỡng khác nhau. Ngoài ra, có thể sử dụng các transistor có kênh dài hơn một chút; các transistor này đương nhiên có ngưỡng cao hơn vì hiệu ứng kênh ngắn. Các cổng oxit mỏng cũng cho phép dòng điện lớn hơn khi ON.
Tuy nhiên, chúng bị hỏng khi tiếp xúc với điện áp cao cần thiết trong các mạch I/O. Các oxit mỏng hơn khoảng 15Å cũng góp phần vào dòng rò rỉ tại cổng lớn. Nhiều quy trình cung cấp oxit thứ hai, dày hơn cho các transistor I/O. Ví dụ, các mạch I/O 3,3V thường sử dụng độ dài kênh 0,35μmm và các ôxít cổng 7nm. Khi rò rỉ dòng tại cổng là một vấn đề và không có chất điện môi k cao, một độ dày oxit trung gian cũng có thể được cung cấp để giảm rò rỉ. Một lần nữa, nhiều mask được sử dụng để xác định các oxit khác nhau.
2.5.2 Silic trên chất cách điện
Một biến thể của CMOS đã có trong nhiều năm là Silic on Insulator (SOI). Như tên cho thấy, đây là một quá trình mà các transistor được chế tạo trên một chất cách điện. SOI là trái ngược với các quy trình số lượng lớn thông thường, trong đó các transistor được chế tạo trên một chất nền dẫn điện. Hai chất cách điện chính được sử dụng: SiO2 và sapphire. Một ưu điểm chính của đế cách điện là loại bỏ điện dung giữa các vùng nguồn/máng và phần thân, dẫn đến các thiết bị có tốc độ cao hơn. Một ưu điểm chính khác là rò rỉ dưới ngưỡng thấp hơn, do độ dốc dưới ngưỡng lớn hơn do n nhỏ hơn.
Hình 2.27 cho thấy hai loại SOI phổ biến. Hình 2.27-a minh họa chất nền sapphire. Trong công nghệ này (ví dụ, Peregrine Semiconductor’s UltraCMOS), một lớp silic mỏng được hình thành trên bề mặt sapphire. Lớp silic mỏng được pha tạp một cách chọn lọc để xác định các transistor ngưỡng khác nhau. Cổng oxit được phát triển ở trên lớp này và sau đó cổng polysilicon được xác định. Sau đó, các transistor nMOS và pMOS được hình thành bằng cách cấy ghép. Hình 2.27-b cho thấy một quá trình SOI dựa trên silic. Ở đây, một chất nền silic được sử dụng và một lớp oxit (BOX) được trồng trên bề mặt của chất nền silic. Sau đó, một lớp silic mỏng được phủ lên trên lớp oxit và lớp này được cấy một cách chọn lọc để tạo thành các vùng transistor nMOS và pMOS. Các vùng cổng, nguồn và máng sau đó được xác định theo cách tương tự như một quy trình hàng loạt.
2.5.3 Điện môi cổng hệ số k cao
Các transistor MOS cần điện dung cực cổng cao để thu hút điện tích vào kênh. Điều này dẫn đến cực cổng SiO2 rất mỏng (ví dụ: 10,5–12 Å, chỉ có bốn lớp nguyên tử, trong một quy trình 65 nm). Sự rò rỉ của cổng tăng lên không thể chấp nhận được dưới độ dày này, điều này dẫn đến sự kết thúc của việc mở rộng quy mô theo kiểu cổ điển. SiO2 đơn giản có hằng số điện
môi là k =3,9. Các cổng có thể sử dụng chất điện môi dày hơn và do đó ít rò rỉ hơn nếu có sẵn vật liệu có hằng số điện môi cao hơn.
Bước đầu tiên theo hướng này là việc đưa nitơ vào để tạo thành chất điện môi cổng oxynitride, được gọi là SiON, ở khoảng 130 nm, cung cấp k tương đối cao, trong khoảng 4,1–
4,2. Các chất điện môi cao k bắt đầu được sản xuất thương mại vào năm 2007, lần đầu tiên với vật liệu làm từ hafnium trong quy trình 45 nm của Intel. Hafni oxit (HfO2) có k = 20.
Một vùng nghèo được hình thành ở mặt phân cách của polysilicon và điện môi cực cổng. Điều này làm tăng hiệu quả tox, điều không mong muốn đối với hiệu suất. Hơn nữa, các cổng polysilicon có thể không tương thích với các chất điện môi cao vì các hiệu ứng như ghim điện áp ngưỡng và tán xạ phonon, khiến cho khó đạt được ngưỡng thấp và giảm tính di động. Tiến trình Intel 45 nm quay trở lại cổng kim loại để giải
quyết những vấn đề này và cũng để giảm điện trở cổng, như trong hình 2.28. Do đó, thuật ngữ MOS lại chính xác về mặt kỹ thuật! Các transistor nMOS và pMOS sử dụng các loại kim loại khác nhau với các chức năng hoạt động khác nhau (năng lượng cần thiết để giải phóng một điện tử khỏi chất rắn) để đặt điện áp ngưỡng. Lớp kim loại có điện trở thấp hơn thứ hai đóng vai trò tương tự như silicide.
Một trong những thách thức với cổng kim loại là chúng sẽ tan chảy nếu tiếp xúc với nguồn nhiệt độ trong bước hình thành nguồn/máng. Nhưng nếu cổng được hình thành sau nguồn và máng thì lợi thế tự điều chỉnh sẽ mất. Intel đã giải quyết câu hỏi hóc búa này bằng cách chế tạo transistor với chất điện môi k cao và cổng polysilicon tiêu chuẩn. Sau khi transistor hoàn thành và chất điện môi xen kẽ được hình thành, tấm wafer được đánh bóng để lộ các cổng polysilicon và được khắc để loại bỏ poly không mong muốn. Một cổng kim loại mỏng được lắng đọng trong rãnh. Các kim loại khác nhau với các chức năng làm việc khác nhau được yêu cầu cho các transistor nMOS và pMOS. Cuối cùng, rãnh được lấp đầy bằng một lớp nhôm dày hơn để chống lại cổng thấp và tấm wafer được làm phẳng một lần nữa.
2.5.4 Tính di động cao hơn
Tăng độ linh động (R) của chất bán dẫn cải thiện dòng truyền động và tốc độ transistor. Một cách để cải thiện tính di động là tạo ra sức căng cơ học trong kênh. Đây được gọi là silic căng.
Hình 2.29 cho thấy các transistor căng nMOS và pMOS trong quy trình Intel 65 nm đạt được Hình 0.50: High-k gate
tính di động cao hơn lần lượt là 40% và 100% so với các transistor không được điều chỉnh.
Kênh nMOS chịu ứng suất kéo được tạo ra bởi một màng cách điện silic nitride (SiN) phủ kín cổng. Kênh pMOS chịu ứng suất nén được tạo ra bằng cách khắc rãnh vào nguồn và máng, sau đó lấp đầy rãnh bằng một lớp biểu mô của silic germanium (SiGe). Germanium là một chất bán dẫn nhóm IV khác có bán kính nguyên tử lớn hơn silic. Khi một phần nhỏ nguyên tử silic được thay thế bằng gecmani, mạng tinh thể vẫn giữ nguyên hình dạng của nó nhưng bị biến dạng cơ học do các nguyên tử lớn hơn. Sử dụng các cơ chế biến dạng riêng biệt cho các transistor nMOS và pMOS cải thiện tính linh động của cả các điện tử và lỗ trống. Một cách tiếp cận thay thế là cấy các nguyên tử germani vào kênh, tạo ra ứng suất kéo chỉ cải thiện tính linh động của điện tử.
2.5.5 Transistor sử dụng plastic
Các transistor MOS có thể được chế tạo bằng các hợp chất hữu cơ plastic (chất dẻo) gọi là nhựa dẻo plastic). Các transistor này cho thấy nhiều hứa hẹn hoạt động trong các màn hình dạng ma trận, giấy điện tử linh hoạt và các thẻ ID tần số vô tuyến vì các thiết bị này có thể được sản xuất từ một giải pháp hóa học rẻ tiền. Hình 2.30 mô tả cấu trúc của một transistor pMOS bằng plastic. Transistor được xây dựng "lộn ngược" với các cổng bằng vàng và kết nối với nhau được tạo hình đầu tiên trên chất
nền. Sau đó, một chất cách điện hữu cơ hoặc silic nitride được đặt xuống, tiếp theo là các kết nối nguồn và máng. Cuối cùng, chất bán dẫn hữu cơ (pentacene) được đặt. Độ linh động của cỏc hạt tải điện trong transistor pMOS bằng nhựa là khoảng 0,15 cm2/Vãs. Mức độ này thấp hơn ba bậc so với thiết bị silic tương đương, nhưng đủ tốt cho các ứng dụng đặc biệt. Chiều dài và chiều rộng điển hỡnh lần lượt là 5àm và 400àm.
2.5.6 Transistor điện áp cao
Các MOSFET điện áp cao cũng có thể được tích hợp vào các quy trình CMOS thông thường để chuyển đổi và các ứng dụng công suất cao. Độ dày oxit cổng và chiều dài kênh phải lớn hơn bình thường để ngăn ngừa sự cố. Các bước tiến trình chuyên biệt là cần thiết để đạt được điện áp đánh thủng rất cao.
Hình 0.52: Transistor sử dụng plastic