BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI

Nội dung bài giảng chủyếu được biên soạn từ các tài liệu uy tín trong lĩnh vực thiết kế điện tử và công nghệ điện tử.Trong lần biên soạn thứ hai này, cuốn bài giảng được hoàn thiện với n

BỘ THÔNG TIN VÀ TRUYỀN THÔNG

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

BÀI GIẢNGTHIẾT KẾ HỆ THỐNG VLSI

Danh sách kí hiệu

MOSFET Metal Oxide Semiconductor Field

Effect Transistor

Metal-Oxide-Semiconductor

MỤC LỤC

Danh sách kí hiệu 17

MỤC LỤC 18

Danh sách hình vẽ 23

Lời nói đầu 28

Chương 1 29

Tổng quan về thiết kế hệ thống VLSI 29

1.1 Lịch sử 29

1.2 Transistor MOS 34

1.3 Cổng logic CMOS 37

1.3.1 Cổng đảo 37

1.3.2 Cổng NAND 38

1.3.3 Cổng NOR 38

1.3.4 Cổng tích hợp 39

1.3.5 Mạch ba trạng thái 39

1.3.6 Bộ ghép kênh 40

1.3.7 Các mạch tuần tự 41

1.3.8 Các bộ chốt 41

1.3.9 Các flip-flop 42

1.4 Chế tạo và bố trí CMOS 44

1.4.1 Mặt cắt bộ đảo 44

1.4.2 Tiến trình chế tạo 44

Chương 2 46

Lý thuyết transistor và công nghệ CMOS 46

2.1 Lý thuyết transistor 46

2.1.1 Giới thiệu về Transistor MOS 46

2.1.2 Đặc tuyến I-V kênh dài 49

2.1.3 Đặc tuyến C-V 52

2.1.4 Mô hình điện dung khuếch tán MOS chi tiết 54

2.1.5 Đặc tính I-V không lý tưởng 55

2.1.6 Suy giảm tính di động và độ bão hòa vận tốc 56

2.1.7 Điều chế kênh dài 60

2.2 Các hiệu ứng điện áp ngưỡng 61

2.2.1 Hiệu ứng thân 61

2.2.2 Hạ thấp rào cản cảm ứng máng 62

2.2.3 Hiệu ứng kênh ngắn 62

2.2.4 Rò rỉ 62

2.2.5 Rò rỉ dưới ngưỡng 63

2.2.6 Rò rỉ cổng 64

2.3 Công nghệ CMOS 65

2.3.1 Sự hình thành tấm wafer 66

2.3.2 Phương pháp quang khắc 66

2.3.3 Sự hình thành giếng và kênh 68

2.3.4 Silic và Ôxít silic 69

2.3.1 Sự hình thành cổng Oxit 71

2.3.2 Sự hình thành cực cổng, cực nguồn và cực máng 72

2.3.3 Các tiếp xúc và kim loại hóa 74

2.4 Quy tắc thiết kế bố cục 75

2.4.1 Các quy tắc về giếng 76

2.4.2 Các quy tắc về transistor 77

2.4.3 Các quy tắc về tiếp điểm 78

2.4.4 Các quy tắc về kim loại 78

2.4.5 Các quy tắc về lối đi 79

2.4.6 Một số quy tắc khác 79

2.4.7 Quy tắc thiết kế CMOS có thể mở rộng (MOSIS) 79

2.5 Cải tiến quy trình CMOS 80

2.5.1 Điện áp ngưỡng và độ dày oxit 80

2.5.2 Silic trên chất cách điện 81

2.5.3 Điện môi cổng hệ số k cao 82

2.5.4 Tính di động cao hơn 83

2.5.5 Transistor sử dụng plastic 83

2.5.6 Transistor điện áp cao 84

2.6 Kết nối các transistor 84

2.6.1 Tiến trình đồng Damascene 84

2.6.2 Chất điện môi k thấp 84

2.7 Các phần tử trong mạch 85

2.7.1 Tụ điện 85

2.7.2 Điện trở 86

2.7.3 Cuộn cảm 86

2.7.4 Đường truyền 87

2.7.5 Transistor lưỡng cực 88

2.7.6 DRAM nhúng 88

2.7.7 Bộ nhớ điện tĩnh 88

2.8 Các vấn đề về sản xuất 89

2.8.1 Quy tắc ăng-ten 89

2.8.2 Quy tắc mật độ lớp 90

2.8.3 Quy tắc nâng cao độ phân giải 91

2.8.4 Quy tắc xẻ rãnh kim loại 91

2.8.5 Nguyên tắc nâng cao lợi nhuận 91

2.9 Quy tắc thiết kế 92

2.9.1 Bố cục cổng 52

2.9.2 Sơ đồ hình que 53

Chương 3 56

Thiết kế mạch tổ hợp 56

3.1 Tổng quan 56

3.2 Các họ mạch 57

3.2.1 CMOS tĩnh 57

3.2.2 Đẩy bọt 58

3.2.3 Cổng kết hợp 58

3.2.4 Hiệu ứng trễ đầu vào 59

3.2.5 Cổng không đối xứng 59

3.2.6 Đa điện áp ngưỡng 60

3.2.7 Mạch tỷ lệ 60

3.2.8 Logic chuyển mạch điện áp kiểu cascode 61

3.2.9 Mạch động 61

3.3 Những vấn đề thường gặp trong mạch 65

3.3.1 Giảm ngưỡng 65

3.3.2 Tỷ lệ hỏng 65

3.3.3 Sự rò rỉ 66

3.3.4 Chia điện tích 67

3.3.5 Nhiễu nguồn cung cấp 67

3.3.6 Ảnh hưởng nhiệt độ 68

3.3.7 Độ nhạy nhiễu đầu vào khuếch tán 68

3.3.8 Độ nhạy tiến trình 68

3.4 Thiết kế mạch tích hợp trên nền tảng Silicon-On-Insulator 69

3.4.1 Điện áp thân nổi 69

3.4.2 Ưu điểm của công nghệ SOI 70

3.4.3 Nhược điểm của SOI 71

3.5 Thiết kế mạch hoạt động dưới điệp áp ngưỡng 72

3.5.1 Mục đích 72

3.5.2 Định kích thước 73

3.5.3 Lựa chọn cổng 73

Chương 4 69

Thiết kế mạch tuần tự 69

4.1 Trình tự mạch tĩnh 69

4.1.1 Phương pháp tuần tự 69

4.1.2 Ràng buộc về độ trễ tối đa 72

4.1.3 Ràng buộc về độ trễ tối thiểu 74

4.1.4 Thời gian chờ 77

4.2 Thiết kế mạch chốt và flip-flops 79

4.2.1 Bộ chốt CMOS thông thường 79

4.2.2 Bộ flip-flop CMOS thông thường 82

4.2.3 Bộ chốt xung 84

4.2.4 Bộ chốt và flip-flop có thể đặt lại 86

4.2.5 Kích hoạt bộ chốt và flip-flop 87

4.2.6 Kết hợp logic vào chốt 87

4.2.7 Các Flip-Flop khác biệt 88

4.2.8 Kích hoạt 2 triggered Flip-Flops 89

4.3 Phương pháp phần tử trình tự tĩnh 91

4.3.1 Lựa chọn các phần tử Flip-Flop 91

4.3.2 Các bộ chốt xung 91

4.3.3 Các mạch chốt khác 92

4.3.4 Đặc trưng độ trễ của phần tử tuần tự 93

4.3.5 Thanh ghi lưu trạng thái 97

4.3.6 Flip-Flop chuyển đổi mức 98

4.3.7 Thiết kế lề và thích ứng các yếu tố tuần tự 98

4.4 Bộ đồng bộ hóa 101

4.4.1 Khả năng linh động 101

4.4.2 Một bộ đồng bộ hóa đơn giản 102

4.4.3 Giao tiếp giữa các miền xung đồng hồ không đồng bộ 103

4.4.4 Các lỗi thường gặp về bộ đồng bộ hóa 105

Chương 5 107

Thiết kế bộ nhớ 107

5.1 SRAM 107

5.1.1 Các ô nhớ SRAM 107

5.1.2 Mạch hàng 108

5.1.3 Mạch cột 110

5.2 DRAM 111

5.3 Bộ nhớ chỉ đọc (ROM) 112

5.3.1 Bộ nhớ chỉ đọc có thể lập trình 114

5.3.2 Bộ nhớ ROMs kiểu NAND 115

5.3.3 Bộ nhớ nhanh flash 116

5.4 Bộ nhớ truy cập nối tiếp 118

5.4.1 Thanh ghi dịch 118

5.4.2 Hàng đợi FIFO và LIFO 120

Chương 6 121

Phân hệ xử lý dữ liệu 121

6.1 Bộ cộng/trừ 121

6.1.1 Bộ cộng một bit 121

6.1.2 Bộ trừ 125

6.1.3 Bộ cộng nhiều đầu vào 125

6.2 Bộ so sánh 126

6.3 Bộ đếm 127

6.4 Bộ nhân 128

6.5 Bộ đếm vòng và bộ đếm Johnson 130

6.6 Thanh ghi dịch hồi tiếp tuyến tính 131

6.7 Bộ ghi dịch 132

6.7.1 Thanh ghi dịch phễu 133

6.7.2 Thanh ghi dịch thùng 134

Phụ lục A 137

Phụ lục B 140

Tài liệu tham khảo 142

Danh sách hình vẽ

Hình 1.1:Sự tăng trưởng của linh kiện bán dẫn 29

Hình 1.2: Transistor đầu tiên 30

Hình 1.3: (a) Intel 1101 SRAM , (b) Intel 4004 CPU 31

Hình 1.4: Mật độ transistor trên CPU qua các thời kì 31

Hình 1.5: Biểu đồ hiệu năng của CPU qua các thời kì 32

Hình 1.6: Hình (a) n-type, hình (b) p-type 34

Hình 1.7: Diode 35

Hình 1.8: Cấu trúc nMOS và pMOS 35

Hình 1.9: Ký hiệu transistor và chuyển mạch 36

Hình 1.10: Cổng NOT 37

Hình 1.11: Cổng NAND 38

Hình 1.12: Cổng NOR 39

Hình 1.13: Cổng tích hợp 39

Hình 1.14: Tristates Buffer 39

Hình 1.15: Cổng truyền 39

Hình 1.16: Cổng tristate đảo 39

Hình 1.17: : Bộ ghép kênh 2:1 40

Hình 1.18: Bộ ghép kênh đảo 40

Hình 1.19: Hoạt động của bộ chốt dữ liệu D 41

Hình 1.20: Cấu trúc và hoạt động của Flip-Flop 43

Hình 1.21: Mặt cắt ngang và sơ đồ tương ứng của bộ đảo 44

Hình 1.22: Quá trình chế tạo bộ đảo 45

Hình 2.1: Hoạt động của cấu trúc MOS 46

Hình 2.2: Các vùng hoạt động của cấu trúc MOS 47

Hình 2.3:Bóng bán dẫn pMOS 48

Hình 2.4: Điện áp trung bình cực cổng tới kênh 49

Hình 2.5: Mẫu bóng bán dẫn 50

Hình 2.6: Quan hệ đặc tính I-V cho (a) nMOS và (b) pMOS 52

Hình 2.7:Mặt cắt vùng khuếch tán 53

Hình 2.8: Cấu trúc hình học vùng khuếch tán 54

Hình 2.9: Đặc điểm I-V mô phỏng và lý tưởng 56

Hình 2.10: Vận tốc sóng mang và điện trường tại 300K 57

Hình 2.11: So sánh mô hình luật hệ số mũ α với hành xử được mô phỏng của transistor 59

Hình 2.12: Ids là hàm của Vgs ở độ bão hòa, hiển thị phù hợp tuyến tính tốt ở Vgs cao 60

Hình 2.13: Vùng nghèo làm ngắn chiều dài kênh hiệu dụng 61

Hình 2.14: Tuyến dòng rò 63

Hình 2.15: Đặc điểm I-V của transistor nMOS 65 nm ở 70 C trên thang log 64

Hình 2.16: Thực nghiệm đo dòng rò cổng JG như là hàm của VDD cho vài giá trị khác nhau của bề dày lớp oxit tox 65

Hình 2.17: Một số kí hiệu của bóng bán dẫn 65

Hình 2.18: Phương pháp Czochralski 66

Hình 2.19: Quá trình quang khắc 67

Hình 2.20: Cấu trúc giếng trong tiến trình triple-well 69

Hình 2.21: Sự hình thành cổng oxide 71

Hình 2.22: Sự hình thành cổng, nguồn và máng 72

Hình 2.23: Quá trình bọc silic 73

Hình 2.24: Quá trình kim loại hóa nhôm 75

Hình 2.25: Tiến tình n-well CMOS và cấu trúc giếng,chất nền, tiếp điểm 77

Hình 2.26: Tiếp xúc chất nền 78

Hình 2.27: Các kiểu SOI 81

Hình 2.28: High-k gate stack 82

Hình 2.29: Ảnh hiển vi bóng bán dẫn silic căng: (a) nMOS, (b) pMOS 83

Hình 2.30: Bóng bán dẫn Plastic 83

Hình 2.31: Tụ điện rìa 85

Hình 2.32: Bố cục điện trở 86

Hình 2.33: Cuộn cảm xoắn ốc điển hình và mạch tương đương 87

Hình 2.34:Ống dẫn sóng microstrip và ống dẫn đồng phẳng 87

Hình 2.35:Bóng bán dẫn lưỡng cực pnp dọc 88

Hình 2.36: Cấu trúc và vận hành bộ nhớ Flash 88

Hình 2.37: Sai phạm quy tắc ăng-ten và cách sửa 90

Hình 1.1: Mặt cắt khi sản xuất lớp khuếch tán p, tiếp điểm và lớp kim loại 92

Hình 1.2: Bố cục cổng đảo 53

Hình 1.36: Khoảng cách giữa nMOS và pMOS 53

Hình 3.1: Bubble pushing với luật DeMorgan's 58

Hình 3.2: Hàm logic sử dụng cổng AOI22 58

Hình 3.3: Phương pháp nỗ lực logic và trễ kí sinh của các cổng AOI 58

Hình 3.4:Bộ đệm có thể đặt lại được tối ưu hóa cho dữ liệu đầu vào 59

Hình 3.5: So sánh (a) CMOS tĩnh, (b) pseudo-nMOS và (c) bộ đảo động 62

Hình 3.6: Precharge và evaluation của các cổng động 62

Hình 3.7: Bộ đảo động được khởi động 62

Hình 3.8: Cổng động Footed và Unfooted 62

Hình 3.9: Danh mục các cổng động 63

Hình 3.10: Vấn đề đơn điệu 64

Hình 3.11: Kết nối không chính xác của cổng động 64

Hình 3.12: Giảm điện áp ngưỡng kích thông bóng bán dẫn 65

Hình 3.13: Hạn chế tỷ lệ trên chốt tĩnh với đầu vào khuếch tán 66

Hình 3.14: Chia điện tích trên bóng bán dẫn vượt qua cổng động 67

Hình 3.15: Nguồn cung cấp IR giảm 67

Hình 3.16: Nhiễu trên đầu vào khuếch tán của chốt 68

Hình 3.17: Đường dẫn điện tích vào/ra thân nổi của bóng bán dẫn 69

Hình 3.18: Bóng bán dẫn lưỡng cực ký sinh trong PD SOI 70

Hình 3.19: Bộ đảo DC chuyển đặc tính ở điện áp thấp 73

Hình 4.1: Phương pháp giải trình tự tĩnh 69

Hình 4.2: Flip-Flop được xem như cặp chốt liên kết 70

Hình 4.3: Sơ đồ thời gian 71

Hình 4.4: Hạn chế độ trễ tối đa của Flip-flop 73

Hình 4.5: Hạn chế độ trễ tối đa chốt hai pha 73

Hình 4.6: Ràng buộc độ trễ tối đa của chốt xung 74

Hình 4.7: Hạn chế độ trễ tối thiểu của chốt Flip-flop 75

Hình 4.8: Hạn chế độ trễ tối thiểu chốt hai pha 76

Hình 4.9: Ràng buộc độ trễ tối thiểu của chốt xung 77

Hình 4.10: Thời gian chờ 78

Hình 4.11: Thời gian chờ tối đa 78

Hình 4.12: Các bộ chốt 80

Hình 4.13:Bộ chốt CMOS 82

Hình 4.14:Flip-Flops 82

Hình 4.15: Cổng truyền và NORA flip-flops 83

Hình 4.16:Flip-flop với hai pha clock không chồng chéo 84

Hình 4.17: Tạo xung 85

Hình 4.18: Chốt xung Partovi 85

Hình 4.19: Bộ chốt và flip-flops có thể khởi động lại 86

Hình 4.20: Flip-flop với cài đặt và khởi động lại không đồng bộ 86

Hình 4.21: Kích hoạt bộ chốt và flip-flops 87

Hình 4.22: Kết hợp cổng logic và bộ chốt 88

Hình 4.23: Các flip-flops khác nhau 88

Hình 4.24: DET Flip Flop 90

Hình 4.25: Flip-Flop DET xung ngầm 91

Hình 4.26: Clocked deracer 91

Hình 4.27: Latch placement và time borrowing 92

Hình 4.28: Độ trễ của Flip-flop so với thời gian đến của dữ liệu 93

Hình 4.29: Thời gian thiết lập và giữ flip-flop 94

Hình 4.30: Độ trễ chốt so với thời gian đến dữ liệu 95

Hình 4.31: Sự đánh đổi thời gian trễ 96

Hình 4.32: Balloon mạch để duy trì trạng thái 97

Hình 4.33: Flip-Flop và Latch chuyển đổi mức 98

Hình 4.34:Các phần tử trình tự thích ứng 99

Hình 4.35: Trạng thái linh động trong bộ chốt tĩnh 101

Hình 4.36: Bộ đồng bộ đơn 102

Hình 4.37: Giao tiếp giữa các hệ thống không đồng bộ 103

Hình 4.38: Giao thức bắt tay bốn pha và hai pha 103

Hình 4.39: Mạch bắt tay hai pha với bộ đồng bộ hóa 105

Hình 4.40: Thiết kế bộ đồng bộ hóa không hợp lệ 105

Hình 5.1: 6T SRAM cell 107

Hình 5.2: Bộ giải mã 108

Hình 5.3: Sơ đồ hình que của bộ giải mã 2 bit 109

Hình 5.4: Các bóng bán dẫn trong điều khiển wordline 109

Hình 5.5: Vận hành đọc cell SRAM 6T 110

Hình 5.6: Đọc SRAM cột 110

Hình 5.7:Đọc 1T DRAM Cell 111

Hình 5.8: Tụ điện 112

Hình 5.9: Biểu đồ của ROM 112

Hình 5.10: Bố cục bộ giải mã hàng 113

Hình 5.11: Bố cục mảng ROM 113

Hình 5.12: Mặt cắt ngang của bóng bán dẫn nMOS cổng nổi 114

Hình 5.13: Pseudo-nMOS NAND ROM 115

Hình 5.14: Pseudo-nMOS ROM 115

Hình 5.15: Bố cục mảng NAND ROM 115

Hình 5.16: NAND Flash 116

Hình 5.17: Xóa và ghi 117

Hình 5.18: 64Gb NAND Flash 118

Hình 5.19: Khai thác dòng trễ 119

Hình 5.20: Bộ nhớ nối tiếp/song song 119

Hình 5.21: Thanh ghi dịch 119

Hình 5.22:Hàng đợi 120

Hình 6.1:Bộ cộng nửa và bộ cộng đầy đủ 121

Hình 6.2:Bộ cộng nửa 123

Hình 6.3: Bộ cộng đầy đủ 123

Hình 6.4: Bộ cộng đầy đủ cho carry-ripple 124

Hình 6.5: Bộ trừ 125

Hình 6.6: Bộ nhân cộng đầu vào 126

Hình 6.7: Bộ so sánh không dấu 127

Hình 6.8: : Bộ đếm carry-ripple không đồng bộ 127

Hình 6.9: Bộ đếm đồng bộ down/up, reset,load, en 127

Hình 6.10: Bộ đếm đồng bộ 127

Hình 6.11: Nhân từng phần 128

Hình 6.12: Bộ nhân mảng 129

Hình 6.13: Bộ nhân mảng hình chữ nhật 130

Hình 6.14: Hình 6.14: Bộ đếm đồng bộ (a) và bộ đếm vòng Johnson (b) 131

Hình 6.15: Thanh ghi LFSR ba bit 131

Hình 6.16: Thanh ghi LFSR 8 bit 132

Hình 6.17: Sơ đồ thanh ghi dịch phễu 134

Hình 6.18: Sơ đồ thanh ghi dịch phễu 134Hình 6.19: Bộ chuyển số thùng: (a) xoay phải, (b) xoay trái hoặc phải, (c) xoay và dịch chuyển 134Hình 6.20: Mặt nạ logic dịch thùng 135Hình 6.21: Dịch thùng logic 135

Lời nói đầu

Ngày nay, lĩnh vực thiết kế điện tử đang có những bước tiến vượt bậc nhờ sự phát triểncủa các công nghệ nguồn Tuy vậy, ở Việt Nam, việc trang bị các kiến thức và kỹ năng cơ bảncủa lĩnh vực này trong các chương trình đạo tạo cử nhân và kỹ sư chưa được quan tâm đúngmức Nhằm tạo điều kiện thuận lợi cho việc học tập và nghiên cứu của sinh viên chuyên ngànhĐiện-Điện tử của Học viện Công nghệ Bưu chính Viễn thông, chúng tôi tiến hành biên soạn

Bài giảng Thiết kế hệ thống VLSI Mục đích của tập bài giảng là giới thiệu với các sinh viên

chuyên ngành Điện - Điện tử một cách chung nhất các kỹ thuật, các phương pháp tiếp cận tiêntiến trong thiết kế, sản xuất các chíp điện tử có mật độ tích hợp cao và rất cao Từ đó, sinh viên

có cơ hội làm quen và hiểu biết những kiến thức, kỹ năng cơ bản trong lĩnh vực thiết kế điệntử

Nội dung của cuốn bài giảng chia làm 6 chương:

Chương 1: Tổng quan về thiết kế hệ thống VLSI

Chương 2: Lý thuyết transistor và công nghệ CMOS

Chương 3: Thiết kế mạch tổ hợp

Chương 4: Thiết kế mạch tuần tự

Chương 5: Thiết kế bộ nhớ

Chương 6: Phân hệ xử lý dữ liệu

Tất cả 6 chương do giảng viên Trương Cao Dũng biên soạn Nội dung bài giảng chủyếu được biên soạn từ các tài liệu uy tín trong lĩnh vực thiết kế điện tử và công nghệ điện tử.Trong lần biên soạn thứ hai này, cuốn bài giảng được hoàn thiện với những đúc rút kinhnghiệm giảng dạy qua một số học kỳ tại Học viện, với sự góp ý và xây dựng của đồng nghiệpcùng với những chia sẻ từ các chuyên gia trong lĩnh vực thiết kế mạch tích hợp Mặc dù với sự

nỗ lực cố gắng hết sức của nhóm tác giả cùng với sự hỗ trợ từ và chỉ đạo từ lãnh đạo Khoa Kỹthuật Điện tử và Học viện, cuốn bài giảng chắc chắn sẽ vẫn còn những điểm cần chỉnh sửa.Nhóm tác giả luôn mong muốn được những đóng góp và ý kiến từ các sinh viên, những nhàkhoa học cũng như các chuyên gia trong lĩnh vực để cuốn bài giảng ngày càng hoàn thiện hơn

Mọi góp ý gửi về địa chỉ: Khoa Kỹ thuật Điện tử 1, tầng 9 nhà A2, Học viện Côngnghệ Bưu chính Viễn thông, Km10 Đường Nguyễn Trãi

Hà Nội, ngày 10 tháng 12 năm 2021

Nhóm biên soạn

Chương 1 Tổng quan về thiết kế hệ thống VLSI

1.1Lịch sử

Năm 1958, Jack Kilby đã chế tạo mạch flip-flop tích hợp đầu tiên với hai transistor tại công tyTexas Instruments Năm 2008, bộ vi xử lí Intel Itanium chứa hơn 2 tỷ transistor và bộ nhớFlash 16GB chứa hơn 4 tỷ transistor Điều này tương ứng với tỉ lệ tăng trưởng kép hàng năm

là 53% trong vòng 50 năm Không có công nghệ nào khác trong lịch sử duy trì một tốc độ tăngtrưởng cao trong thời gian lâu như vậy

Sự tăng trưởng đáng kinh ngạc này đến từ việc thu nhỏ kích thước các transistor và cải tiếnquy trình sản xuất Hầu hết các lĩnh vực kỹ thuật khác liên quan đến sự cân bằng giữa hiệusuất, sức mạnh, và giá cả đều khó có thể đạt được sự tối ưu cho cả ba yếu tố này Tuy nhiên,khi các transistor trở lên nhỏ hơn, chúng cũng trở lên nhanh hơn, tiêu hao ít điện năng ít hơn

và sản xuất rẻ hơn Sức mạnh tổng hợp này không chỉ tạo ra một cuộc cách mạng trong lĩnhvực điện tử mà còn xã hội nói chung

Hiệu suất xử lý từng dành riêng cho các siêu máy tính bí mật của các chính phủ, đặc biệtchính phủ Mỹ hiện đã có sẵn trong điện thoại di động Bộ nhớ từng cần cho toàn bộ hệ thống

kế toán của các công ty hiện nay nằm gọn trong chiếc iPod Cải tiến trong các mạch tích hợp

đã cho phép khám phá không gian, làm cho ô tô an toàn hơn và hiệu quả hơn, cách mạng hóabản chất của chiến tranh, mang lại nhiều kiến thức của nhân loại thông qua trình duyệt Web vàlàm cho thế giới trở thành một nơi phẳng hơn

Hình 0.1:Sự tăng trưởng của linh kiện bán dẫn

Hình 1.1 cho thấy sự tăng trưởng số lượng linh kiện bán dẫn dựa trên mỗi đơn hàng bándẫn từ năm 1978 Mạch tích hợp trở thành ngành kinh doanh 100 tỷ USD/năm vào năm 1987.Năm 2007, ngành công nghiệp sản xuất transistor đã sản xuất 6 tỷ tỷ transistor (6x1018), tươngđương 1 tỷ transistor cho mỗi người trên hành tinh Hàng ngàn kỹ sư đã thành công trong lĩnhvực này Trong nửa đầu thế kỉ 20, các mạch điện tử được sử dụng có kích thước lớn, đắt tiền,ống chân không tiêu hao nhiều điện năng và không ổn định

Năm 1947, John Bardeen và Walter Brattain đã chết tạo transistor tiếp xúc điểm hoạt độngđầu tiên tại phòng thí nghiệm Bell nổi tiếng thế giới (Bell Labs) như được thể hiện trên Hình1.2

Hình 0.2: Transistor đầu tiên Mười năm sau, JAck Kilby tại Texas Instruments nhận ra tiềm năng thu nhỏ nếu nhiều

transistor có thể được chế tạo trên một miếng silic Kilby đã nhận giải Nobel trong Vật lý năm

2000 vì phát minh ra mạch tích hợp

Các transistor có thể được xem như là công tắc điều khiển bằng điện với một cổng điềukhiển và hai cổng khác được kết nối hoặc ngắt kết nối tùy thuộc vào điện áp hoặc dòng điện ápdụng cho điều khiển Ngay sau khi phát minh ra transistor tiếp xúc tiếp điểm, Bell Labs đãphát triển ra transistor mối nối lưỡng cực Transistor lưỡng cực đáng tin cậy hơn, ít nhiễu hơn

và tiết kiệm năng lượng hơn Các mạch tích hợp ban đầu chủ yếu sử dụng transistor lưỡng cực.Các transistor lưỡng cực yêu cầu một dòng điện nhỏ vào cổng điều khiển (base) để kích phátmột dòng điện lớn hơn giữa hai cổng điều khiển khác (emitter và collector) Các dòng điện cơbản không tiêu hao điện năng khi không chuyển mạch Những năm 1960, transistor hiệu ứngtrường (MOSFETs) bắt đầu đi vào hoạt dộng sản xuất MOSFET cung cấp lợi thế mà chúnghầu như không có quyền kiểm soát khi không hoạt động Chúng có hai loại: nMOS và pMOS,

sử dụng bán dẫn n và bán dẫn p tương ứng Ý tưởng về transistor hiệu ứng trường có từ thờingười Đức nhà khoa học Julius Lilienfield vào năm 1925 và một cấu trúc gần giống với

MOSFET đã được đề xuất vào năm 1935 bởi Osker Heil, nhưng các vấn đề về vật liệu đã làmcản trở những nỗ lực ban đầu để chế tạo ra các thiết bị hoạt động Năm 1963 Frank Wanlass tạiFairchild đã mô tả các cổng logic đầu tiên sử dụng MOSFETs Cổng Fairchild sử dụng cảtransistor nMOS và pMOS, có tên gọi là Complementary Metal Oxide Semiconductor hoặcCMOS Các mạch sử dụng transistor rời rạc nhưng chỉ tiêu thụ điện năng mức nano watts Với

sự phát triển của tiến trình phẳng (Planar process), MOS được tích hợp các mạch trở nên hấpdẫn với chi phí thấp vì mỗi transistor chiếm ít diện tích hơn và quá trình chế tạo đơn giản hơn.Các quy trình thương mại ban đầu chỉ được sử dụng transistor pMOS và có hiệu suất, năngsuất và độ tin cậy kém Quy trình sử dụng transistor nMOS đã trở nên phổ biến vào nhữngnăm 1970 Intel đi tiên phong trong công nghệ nMOS với bộ nhớ truy cập ngẫn nhiên tĩnh

1101 256 bit và bộ vi xử lý 4004 4 bit (hình 1.3) Mặc dù tiến trình nMOS ít tốn kém hơn sovới CMOS, cổng logic nMOS vẫn tiêu thụ điện năng khi không hoạt động Tiêu thụ nănglượng trở thành một vấn đề chính vào những năm 1980 khi hàng trăm nghìn transistor đượctích hợp vào một die Các quy trình CMOS đã được chấp nhận rộng rãi và cơ bản đã thay thếcác quy trình nMOS và lưỡng cực cho gần như tất cả các ứng dựng logic kỹ thuật số

Hình 0.3: (a) Intel 1101 SRAM , (b) Intel 4004 CPU

Hình 0.4: Mật độ transistor trên CPU qua các thời kì

Năm 1965, Gordon Moore đã quan sát thấy rằng biểu đồ số lượng transistor có thể kinh tếnhất được sản xuất trên một con chip cho một đường thẳng trên thang đo bán nguyệt Vào thờiđiểm đó, ông nhận thấy số lượng transistor tăng gấp đôi sau mỗi mẫu 18 tháng Quan sát nàyđược gọi là định luật Moore và đã trở thành một dự đoán tự ứng nghiệm Hình 1.4 cho thấymật độ tích transistor trên CPU từ năm 1970-2020 Định luật Moore được thúc đẩy chủ yếubằng cách thu nhỏ quy mô kích thước của transistor và ở một mức độ nhỏ, bằng cách xây dựngcác chip lớn hơn Mức độ tích hợp của chip đã được phân loại thành quy mô nhỏ, quy mô vừa,quy mô lớn và quy mô rất lớn

Các mạch tích hợp quy mô nhỏ (SSI- small-scale integrated circuits), chẳng hạn như bộnghịch lưu 7404, có ít hơn 10 cổng với khoảng nửa tá transistor trên mỗi cổng Các mạch tíchhợp quy mô trung bình (MSI – medium-scale integrated circuits), chẳng hạn như bộ đếm

74161, có tới 1.000 cổng Các mạch tích hợp quy mô lớn (LSI – large-scale integrated circuits)

chẳng hạn như bộ vi xử lí 8-bit đơn giản, có tới 10.000 cổng Từ năm 1980 trở đi mạch tích

hợp quy mô rất lớn, VLSI (very large-scale integrated circuits) trở thành thuật ngữ để mô tả

các mạch tích hợp Một hệ quả của định luật Moore đó là khi các transistor co lại, chúng trởnên nhanh hơn, tiêu thụ ít năng lượng hơn và rẻ hơn để sản xuất Hình 1.5 cho thấy mật độ tíchhợp transistor có thể đạt tới 10 con số 0, kéo theo tần số xung nhịp đã tăng đến vài GHz, côngsuất tiêu thụ đến hơn 100 Watts và số lượng core trong một CPU đã lên đến 12 So với cácCPU thế hệ đầu thì hiện nay các CPU đã tối ưu về mặt tần số, công suất lẫn số lượng coretrong một CPU

Hình 0.5: Biểu đồ hiệu năng của CPU qua các thời kì

Hiệu suất máy tính, được đo trong thời gian để chạy một ứng dụng, đã nâng cao tần sốxung nhịp Hiện tại, hiệu suất được thúc đẩy bởi số lượng lõi trên một con chip thay vì xungnhịp Mặc dù, một transistor CMOS riêng lẻ sử dụng rất ít năng lượng mỗi khi nó chuyển đổitrạng thái ở tốc độ rất cao, tuy nhiên một số lượng lớn transistor chuyển trạng thái sẽ tiêu haomột lượng điện lớn Hơn nữa, khi các transistor đã trở nên nhỏ, chúng không tắt hoàn toàn.Một lượng nhỏ dòng điện rò rỉ qua mỗi transistor bây giờ dẫn đến tiêu thụ điện năng đáng kểkhi nhân lên đến hàng triệu, hàng tỷ transistor trên một con chip

1.2 Transistor MOS

Silic (Silicon-Si), một chất bán dẫn, tạo thành vật liệu ban đầu cơ bản cho hầu hết các mạch

tích hợp Silic tinh khiết bao gồm một mạng tinh thể ba chiều của các nguyên tử Silic là mộtnguyên tố nhóm IV, vì vậy nó tạo liên kết cộng hóa trị với bốn nguyên tử liền kề Mạng tinhthể được hiển thị trong mặt phẳng để dễ vẽ nhưng nó thực sự tạo thành một tinh thể lậpphương Vì tất cả các điện tử hóa trị của nó đều tham gia vào các liên kết hóa học, nên silictinh khiết là một chất dẫn điện kém Độ dẫn điện được tăng lên bằng cách đưa một lượng nhỏtạp chất, được gọi là chất pha tạp, vào mạng tinh thể silic

(a)

(b)

Hình 0.6: Hình (a) n-type, hình (b) p-type

Một chất từ nhóm V trong bảng tuần hoàn như photpho, có 5 điện tử Nó thay thế mộtnguyên tử silic trong mạng tinh thể và vẫn liên kết với bốn tinh thể liền kề, vì vậy electron hóatrị thứ năm liên kết lỏng lẻo với nguyên tử phosphor (hình 1.6-a) Dao động nhiệt của mạngtinh thể ở nhiệt độ phòng là đủ để đặt electron tự do chuyển động, để lại một ion P+ mang điệntích dương và một electron tự do Electron tự do có thể mang dòng điện nên độ dẫn điện caohơn Chúng ta gọi đây là chất bán dẫn loại n vì hạt tải điện tự do là các electron mang điện tích

âm Tương tự, một chất pha tạp nhóm III, chảng hạn như Bo, có ba điện tử hóa trị, như hình

1.6-b Nguyên tử chất pha tạp (dopant) có thể mượn

một điện tử từ một nguyên tử silic lân cận, do đó trởnên ít hơn một electron Đến lượt nó, nguyên tử đó cóthể mượn một electron, điện tử bị thiếu hoặc lỗ trống cóthể truyền về mạng tinh thể Lỗ trống hoạt động nhưmột điện tích dương nên chúng ta gọi đây là chất bándẫn loại p

Kết nối silic loại p và silic loại n được gọi là diode.Điện áp phân áp trên bán dẫn loại p, được gọi là cựcdương, loại n được gọi là cực ấm, diode được phân cựcthuận dòng điện được chạy qua Khi điệp áp ở anodenhỏ hơn hoặc bằng điện áp cathode, diode được phâncực ngược và dòng điện chạy qua rất ít

Hình 0.8: Cấu trúc nMOS và pMOS

Một cấu trúc bán dẫn ô xít kim loại (MOS : Metal-Oxide-Semiconductor) được tạo ra bằngcách xếp chồng các lớp vật liệu lên nhau để tạo thành một cấu trúc xếp chồng Cấu trúc nàyđược sản xuất bằng cách sử dụng một loạt các bước xử lý hóa học liên quan đến quá trình oxyhóa của silic, việc chọn lọc chất pha tạp, lắng đọng, khắc của dây kim loại và các tiếp xúcđiểm Các transistor được chế tạo trên các đơn tinh thể gần như hoàn hảo của silic, dưới dạngtấm mỏng hình tròn phẳng có đường kính 15-30 cm Công nghệ CMOS cung cấp hai loạitransistor: transistor loại n (nMOS) và transistor loại p (pMOS) Hoạt động của transistor đượcđiều khiển bởi điện trường còn được gọi là transistor hiệu ứng trường (MOSFETs) hoặc đơngiản là FETs

Mỗi transistor bao gồm nhiều lớp chồng lên nhau: cổng dẫn điện, một lớp silic cách điện(SiO2) và tấm silic, hay còn gọi là chất nền, thân Các cổng của transistor ban đầu được chế tạo

Hình 0.7: Diode

từ kim loại, vì vậy lớp xếp chồng này được gọi là metaloxide-semiconductor hoặc MOS Kể từ

năm 1970, cực cổng đã được hình thành từ silic đa tinh thể (polysiliconon) Một transistor

nMOS được chế tạo với lớp thân loại p và có các vùng bán dẫn loại n liền kề với cực nguồn vàcực máng Phần thân được nối đất Transistor pMOS thì ngược lại Trong công nghệ CMOSthì bao gồm cả hai loại transistor, chất nền loại n hoặc loại p Các transistor phải được xâydựng trong một giếng đặc biệt

Hình 0.9: Ký hiệu transistor và chuyển mạch

Cực cổng là một đầu vào điều khiển: nó ảnh hưởng đến dòng điện giữa cực nguồn và cựcmáng Hãy xem xét một transistor nMOS Phần thân thường được nối đất nên các điểm nối p-ncủa cực nguồn và cực máng tới phần thân và được phân cực ngược Nếu cực cổng cũng đượcnối đất, không có dòng điện chạy qua các điểm nối phân cực ngược Do đó, transistor ở trạngthái OFF Nếu như điện áp cực cổng được nâng lên, nó tạo ra một điện trường bắt đầu thu hútcác electron tự do đến mặt dưới của mặt phân cách Si – SiO2, nếu điện áp được tăng lên đủ,các điện tử nhiều hơn các lỗ trống và một vùng mỏng dưới cực cổng được gọi là kênh đảongược để hoạt động như một chất bán dẫn loại n Do đó, một kênh dẫn các hạt tải điện tử đượchình thành từ cực nguồn để thoát và dòng điện có thể chạy qua Transistor ở trạng thái ON

Điện áp dương thường được gọi là V DD hoặc POWER và đại diện cho giá trị logic 1 trong các mạch điện kỹ thuật số Trong các họ logic phổ biến của những năm 1970 và 1980, V DD

được đặt ở 5V Các transistor nhỏ hơn không thể chịu được điện áp cao như vậy và đã sử dụngnguồn cung cấp 3.3V, 2.5V, 1.8V, 1.5V, 1.2V, 1.0V Điện áp thấp được gọi là điện áp đất

GROUND (GND) hoặc V SS và đại diện cho mức logic 0 Nó thường là 0V

1.3 Cổng logic CMOS

Mỗi mạng kéo lên (pull-up network) và kéo xuống (pull-down network) trong cổng đảo bao

gồm một transistor duy nhất Cổng NAND sử dụng một mạng kéo xuống nối tiếp và một mạngkéo lên song song Các mạng phức tạp hơn được sử dụng cho các cổng phức tạp hơn Hai hoặcnhiều transistor mắc nối tiếp chỉ ON nếu tất cả các transistor nối tiếp đều ON Nói chung, khichúng ta nối một mạng kéo lên với một mạng kéo xuống để tạo thành một cổng logic, cả haiđều sẽ cố gắng tạo ra một mức logic ở đầu ra

Khi mạng kéo lên và kéo xuống đều OFF, kết quả là trạng tháiđầu ra Z nổi hoặc trở kháng cao Điều này rất quan trọng trong bộghép kênh, phần tử bộ nhớ và trình điều khiển bus hay các mạchtristate Trạng thái X tức là có tranh chấp tồn tại khi cả mạng kéolên và kéo xuống được ON đồng thời Sự tranh chấp giữa hai mạngdẫn đến mức đầu ra không xác định và làm tiêu hao công suất tĩnh

Nó thường là một điều kiện không mong muốn

Như vậy, một nguyên tắc thiết kế có tính bắt buộc đối với thiết kế các mạch cơ bản và các mạch tích hợp là nhất thiết phải thiết kế cấu trúc theo kiểu hai tầng pull up - pull down Chỉ có

thiết kế hai tầng mới đủ mức độ hoạt động ổn định, tránh xung đột và tranh chấp và tránh cáchiệu ứng phá hủy cấu trúc mạch MOSFET

1.3.1 Cổng đảo

Hình 1.10 cho thấy sơ đồ và ký hiệu cho bộ đảo (Inverter) CMOS hoặc

là cổng NOT sử dụng một transistor nMOS và một transistor pMOS

Thanh ngang ở trên cùng cho biết V DD và hình tam giác ở dưới cho biết

GND Khi đầu vào A là 0 transistor nMOS OFF và transistor pMOS

ON Do đó, đầu ra Q được kéo lên 1 vì nó được kết nối với V DD nhưng

không phải GND Ngược lại, khi A là 1, nMOS ON, pMOS OFF và Q

được kéo xuống 0 điều này tóm tắt trong bảng 1

1.3.2 Cổng NAND

Cổng NAND (hình 1.11) bao gồm hai transistor nMOS nối tiếp

giữa Y và GND kèm theo hai transistor pMOS song song giữa Y và

V DD Nếu đầu vào A hoặc B là 0, ít nhất một trong các transistor

nMOS sẽ là ở trạng thái OFF, đứt gãy đường truyền từ Y đến GND.

Nhưng ít nhất một trong các transistor pMOS ở trạng thái ON sẽ tạo

ra một đường dẫn từ V DD tới Y Do đó, đầu ra Y sẽ là 1 Nếu cả hai

đầu vào là 1, cả hai đều là nMOS các transistor sẽ ON và cả hai

transistor pMOS sẽ OFF Do đó, đầu ra sẽ là 0 Bảng chân trị được

ở mức cao Các transistor pMOS mắc nối tiếp để kéo đầu ra

cao khi cả hai đầu đều thấp, như được chỉ ra trong bảng 3

Một cổng tích hợp thực hiện một chức năng phức tạp hơn trong một

cổng logic duy nhất, cổng tích hợp được hình thành bằng cách sử

dụng kết hợp các cấu trúc chuyển mạch nối tiếp và song song Ví dụ

thiết kế mạch cho hàm Y A B C D.  . được thể hiện ở hình 1.13

Hình 0.11: Cổng NAND

Hình 0.12: Cổng NOR

Hình 0.13: Cổng tích hợp

1.3.5 Mạch ba trạng thái

Hình 1.14 cho thấy các ký hiệu cho một bộ mạch ba trạng thái

(Tristates) Khi đầu vào EN là 1, đầu ra Y bằng với đầu vào A, giống

như trong một bộ đệm thông thường Khi kích hoạt EN bằng 0, Y được

thả nổi (một giá trị “Z”) Điều này được tóm tắt trong bảng 4

Cổng truyền (hình 1.15) có cùng bảng logic với tristates Nó chỉ

bao gồm 2 transistor nhưng nó chỉ là một mạch không lưu trữ trạng

thái Nếu đầu vào bị nhiễu suy giảm chất lượng thì đầu ra cũng kèm

theo nhiễu đó

Hình 1.16 cho thấy một bộ tristate đảo Đầu ra được điều khiển

tích cực từ V DD hoặc GND, vì vậy nó là một cổng logic khôi phục.

Không giống như bất kì cổng logic nào từ trước bộ tristate đảo không

tuân theo quy tắc bổ sung, bởi vì nó cho phép đầu ra nổi theo các đầu

vào nhất định Khi EN bằng 0, cả hai transistor OFF, đầu ra để nổi Khi

EN bằng 1 cả hai transistor đều ON Về mặt khái niệm, chúng bị loại

bỏ khỏi mạch, để lại một bộ đảo đơn giản

Trisates đã từng được sử dụng phổ biến để cho phép nhiều đơn vị

sử dụng bus chung Nếu nhiều đơn vị sử dụng chung bus, khi xung đột xảy ra và hao phí điệnnăng Nếu không có đơn vị nào sử dụng bus, nó có thể trôi đến mức logic không hợp lệ điều

đó làm cho bộ nhận tiêu tốn năng lượng Hơn nữa, có thể khó chuyển đổi các tín hiệu cho phépcùng một lúc khi chúng được phân phối trên trên một chip lớn Trì hoãn giữa chuyển đổi chophép khác nhau có thể gây ra tranh chấp Với những vấn đề này, các bộ ghép kênh hiện được

ưu tiên hơn các bus tristates

1.3.6 Bộ ghép kênh

Bộ ghép kênh hay bộ chọn kênh điện tử (Multiplexer) là thành phần chính trong các phần tử

của bộ nhớ CMOS và thao tác cấu trúc dữ liệu Bộ ghép kênh chọn đầu ra từ một số đầu vào

dựa trên tín hiệu lựa chọn Bộ ghép kênh 2 đầu vào hoặc bộ ghép kênh 2:1 chọn đầu vào D 0

Hình 0.14: Tristates Buffer

Hình 0.15: Cổng truyền

Hình 0.16: Cổng tristate đảo

khi mức logic tại S = 0, và chọn đầu ra D 1 khi mức logic tại S = 1, bảng logic được thể hiện tại

Hai cổng truyền có thể được gắn với nhau để tạo thành một bộ ghép

kênh 2 đầu vào nhỏ gọn, như được thể hiện ở hình 17-a, tín hiệu S và đảo

của nó là S cho phép hoạt động chính xác một trong hai cổng truyền tại bất

kì thời điểm nào

Các cổng truyền dẫn tạo ra một bộ ghép kênh không lưu trạng thái

Chúng ta có thể xây dựng một bộ ghép kênh đảo theo một số cách Một là

sử dụng thiết kế mạch tích hợp cho hàm Y A B C D.  . với các kết nối

như hình 1.18-a, hai là sử dụng hai bộ tristates như hình 1.18-b

Hình 0.18: Bộ ghép kênh đảo

1.3.7 Các mạch tuần tự

Cho đến nay, chúng ta đã xem xét các mạch tổ hợp (combination circuits), mà các đầu ra

(trạng thái) của chúng chỉ phụ thuộc vào các đầu vào (trạng thái) hiện tại Các mạch tuần tự

(sequential circuits) có bộ nhớ: đầu ra của chúng phụ thuộc vào cả đầu vào hiện tại và đầu vào

trước đó Sử dụng các mạch tổ hợp được phát triển cho đến nay, chúng ta có thể xây dựng các

mạch tuần tự như mạch chốt và flip-flop Các phần tử này nhận xung đồng hồ (CLK) và dữ liệu đầu vào (D), và tạo ra đầu ra Q Bộ chốt thông khi CLK=1, lúc này Q sao chép mức điện

Hình 0.17: : Bộ ghép kênh 2:1

áp của D Nó bị ngắt khi CLK=0, nghĩa là Q vẫn giữ nguyên mức và bỏ qua các thay đổi trong

D Một flip-flop được kích hoạt sườn điện áp khi đó mức điện áp D sao chép sang Q trên sườn

lên của CLK và ghi nhớ giá trị cũ của nó vào những thời điểm khác.

1.3.8 Các bộ chốt

Trong các bộ chốt (Latch), bộ chốt dữ liệu là phần tử cơ bản nhất Một bộ chốt dữ liệu D (D-latch) được xây dựng từ bộ ghép kênh 2 đầu vào và hai bộ nghịch lưu được thể hiện trong

hình 1.19-a Bộ ghép kênh có thể được xây dựng từ một cặp cổng truyền dẫn, thể hiện trong

hình 1.19-b, vì các bộ nghịch lưu đang khôi phục Chốt này cũng tạo ra một đầu ra bổ sung, Q Khi CLK=1, bộ chốt thông và tín hiệu từ D chảy qua Q (hình 1.19-c) Khi CLK giảm xuống 0,

chốt bị ngắt Một đường phản hồi xung quanh hai bộ đảo được thiết lập (hình 1.19-d) để giữ

trạng thái hiện tại của Q vô thời hạn.

Chốt D còn được gọi là chốt kích mức vì trạng thái của đầu ra phụ thuộc vào mức điện ápcủa tín hiệu xung đồng hồ, như trong hình 1.19-e Bộ chốt được thể hiện là một kích mức điệp

áp cao, được biểu thị bằng ký hiệu trong hình 1.19-f Bằng cách thêm bộ đảo tại đầu vào xung

Hình 0.19: Hoạt động của bộ chốt dữ liệu D

đồng hồ, đảo ngược các tín hiệu điều khiển đến bộ chốt, lúc này bộ chốt kích mức điện áp cao

trở thành bộ chốt kích mức điện áp thấp

1.3.9 Các flip-flop

Bằng cách kết hợp hai bộ chốt kích mức, một chốt nhạy cao và một chốt nhạy thấp, chúng

ta tạo ra flip-flop kích hoạt cạnh được thể hiện trong hình 1.20 (a – b) Giai đoạn chốt đầu tiênđược gọi là master và giai đoạn thứ hai được gọi là slave

Trong khi CLK ở mức điện áp thấp, bộ chốt chính được thông từ D tới QM, đầu ra QM sao chép mức điệp áp đầu vào D, lúc này bộ chốt phụ giữ giá trị trước đó (hình 1.20-c) Khi CLK chuyển từ 0 sang 1, bộ chốt chính trở nên ngắt và giữ giá trị D tại thời điểm chuyển đổi CLK Chốt phụ được thông, chuyển giá trị chính được lưu trữ QM chuyển đến đầu ra của bộ chốt

phụ Q Đầu vào D bị chặn ảnh hưởng đến đầu ra vì bộ chốt chính bị ngắt kết nối khỏi đầu vào

D (hình 1.20-d)

Khi CLK chuyển từ 1 sang 0, bộ chốt phụ giữ giá trị của nó và bộ chốt phụ chính bắt đầu

lấy mẫu lại đầu vào

Một phương pháp thiết kế tốt sẽ đệm đầu vào và đầu ra bằng các bộ đảo, như thể hiện tronghình 1.20-e Tóm lại, flip-flop này sao chép D sang Q trên sườn lên của xung đồng hồ, nhưtrong hình 1.20-f Do đó, thiết bị này được gọi là flip-flop được kích sườn dương (còn đượcgọi là flip-flop D, thanh ghi D, hoặc flip-flop master-slave) Hình 1.20-g cho thấy ký hiệumạch cho flip-flop Bằng cách đảo ngược các cực của bộ chốt, một flip-flop được kích sườn

âm có thể được tạo ra Tập hợp các flip-flop D sử dụng một đầu vào xung đồng hồ chung được

gọi là một thanh ghi Thanh ghi thường được vẽ như một flip-flop với bus D và Q nhiều bit

1.4 Chế tạo và bố trí CMOS

1.4.1 Mặt cắt bộ đảo

Hình 0.21: Mặt cắt ngang và sơ đồ tương ứng của bộ đảo

Hình 1.21 cho thấy một mặt cắt ngang và sơ đồ tương ứng của bộ đảo Trong sơ đồ này, bộđảo được xây dựng trên một chất nền loại p Transistor pMOS yêu cầu một chất nền loại n, vìvậy một giếng n được khuếch tán vào chất nền trong vùng lân cận của nó Transistor nMOS cócực nguồn và cực máng loại n được pha tạp và một cổng polysilicon trên một lớp mỏng củaSiO2 Vùng khuếch tán n+ và p+ cho thấy vùng có mật độ pha tạp cao loại n và loại p.Transistor pMOS có cấu trúc tương tự với loại p cực nguồn và cực máng Các cực cổng

polysilicon của hai transistor được gắn với nhau tạo thành cổng đầu vào A Cực nguồn của transistor nMOS được kết nối với GND và nguồn của transistor pMOS được kết nối với V DD

Các cực máng của hai transistor được kết nối với kim loại để tạo thành đầu ra Y Một lớp SiO2

dày được gọi là oxit trường ngăn kim loại không bị ngắn mạch với các lớp ngoại trừ vị trí cáctiếp điểm được khắc rõ ràng

Một điểm tiếp giáp giữa kim loại và chất bán dẫn pha tạp thấp tạo thành một diodeSchottky chỉ mang dòng điện một chiều Khi chất bán dẫn bị pha tạp nhiều hơn, nó tạo thànhmột tiếp xúc ohmic với kim loại cung cấp điện trở thấp cho dòng điện lưu thông hai chiều.Chất nền phải được gắn với điện thế thấp để tránh phân cực thuận ở lớp tiếp giáp p-n giữa chấtnền loại p và cực nguồn hoặc cực máng nMOS Điều này được thực hiện bằng cách thêm chất

nền pha tạp cao và tiếp điểm giếng, hoặc vòi, để kết nối GND với V DD với chất nền và giếng ntương ứng

1.4.2 Tiến trình chế tạo

Mặc dù phức tạp như vậy nhưng chip lại có giá thành rất rẻ, vì tất cả transistor và dây cóthể được in theo cách giống như in một quyển sách Tiến trình chế tạo bao gồm một loạt cácbước trong đó các lớp của chip được xác định thông qua một quá trình gọi là quang khắc(photolithography) Bởi vì wafer chứa đầy chip được xử lý theo từng bước, chi phí của chip tỷ

lệ thuận với diện tích chip, thay vì số lượng transistor Khi sản xuất tiến bộ, cho phép các kỹ

sư chế tạo các transistor nhỏ hơn và do đó lắp được nhiều transistor hơn trong cùng một khuvực, mỗi transistor sẽ rẻ hơn Các transistor nhỏ hơn cũng nhanh hơn vì các điện tử không phải

di chuyển xa để đi từ cực nguồn đến cực máng và chúng tiêu thụ ít năng lượng hơn vì cần ítđiện tử hơn để kích hoạt cực cổng Điều này giải thích xu hướng đáng chú ý của việc máy tính

và điện tử trở nên rẻ hơn và có khả năng hoạt động tốt hơn theo từng thế hệ

44

Bộ đảo có thể được tạo ra bởi một quá trình gồm sáu mask: n-well, polysilicon, n+, p+,tiếp điểm và kim loại Mask chỉ định nơi các thành phần sẽ được sản xuất trên chip hình 1.22cho thấy hình chiếu từ trên xuống của sáu mask.

Chương 2

Lý thuyết transistor và công nghệ CMOS

2.1 Lý thuyết transistor

2.1.1 Giới thiệu về Transistor MOS

Trong chương 1, transistor Metal-Oxide-Semiconductor (MOS) đã được giới thiệu về hoạtđộng của nó như một công tắc lý tưởng Như chúng ta đã thấy, hiệu suất và sức mạnh của chipphụ thuộc vào dòng điện và điện dung của các transistor và dây dẫn Trong chương này, chúng

ta sẽ xem xét các đặc tính của transistor MOS một cách chi tiết hơn Hình 2.1 cho thấy một số

ký hiệu thường được sử dụng cho các transistor MOS

Hình 0.23: Hoạt động của cấu trúc MOS

Trong transistor dòng điện trên kênh dẫn giữa cực nguồn và cực máng được điều khiển bởiđiện áp đặt vào cực cổng Trong một transistor nMOS, phần lớn hạt tải điện là các điện tử,trong một transistor pMOS, phần lớn các hạt tải điện là các lỗ Hoạt động của transistor MOS

có thể được hiểu bằng cách kiểm tra cấu trúc MOS biệt lập với cực cổng và phần thân nhưngkhông có cực nguồn hoặc cực máng Hình 2.2 cho thấy một cấu trúc MOS đơn giản Lớp trêncùng của cấu trúc là một chất dẫn điện tốt được gọi là cực cổng Các transistor ban đầu sửdụng cổng kim loại Cực cổng của transistor nhanh chóng được thay đổi bằng đa silic

(polysilicon), tức là silic được hình thành từ nhiều tinh thể nhỏ, mặc dù các cổng kim loại đang

được sử dụng lại ở bước sóng 65 nm trở lên Lớp giữa là một màng cách nhiệt rất mỏng củaSiO2 được gọi là oxit cổng Lớp dưới cùng là lớp thân - một lớp silic pha tạp chất Hình 2.2cho thấy một lớp thân loại p, trong đó các hạt tải điện là các lỗ Lớp thân được nối đất và mộtđiện áp được dùng cho cực cổng Oxit cổng là chất cách điện tốt nên dòng điện gần như bằngkhông chảy từ cổng vào lớp thân

Hình 0.24: Các vùng hoạt động của cấu trúc MOS

Trong hình 2.2(a), một điện áp âm được đặt vào cổng nên có điện tích âm trên cổng Các lỗtích điện dương bị hút vào vùng bên dưới cực cổng Đây được gọi là chế độ tích lũy Tronghình 2.2(b), một điện áp dương nhỏ là được áp dụng cho cực cổng, dẫn đến một số điện tích

dương trên cực cổng Các lỗ trên thân là bị đẩy lùi khỏi khu vực ngay bên dưới cực cổng, dẫnđến hình thành một vùng nghèo bên dưới cực cổng Trong Hình 2.2(c), điện áp đầu vào vượt

quá ngưỡng tới hạn điện áp V t được đặt vào, thu hút nhiều điện tích dương hơn đến cổng Các

lỗ trống bị đẩy lùi xa hơn và một số điện tử tự do trong lớp thân bị hút vào vùng bên dưới cựccổng Lớp dẫn điện này trong lớp thân loại p được gọi là lớp nghịch chuyển Điện áp ngưỡngphụ thuộc vào nồng độ pha tạp trong lớp thân và độ dày của oxit

Hình 2.3 mô tả một transistor nMOS Transistor bao gồm hai vùng pha tạp loại n được gọi

là cực nguồn và cực máng kèm theo các lớp vật liệu khác ở giữa hai lớp này Trong hình 2.3-a,

điện áp cực cổng và cực nguồn V gs nhỏ hơn điện áp ngưỡng Tại cực nguồn và cực máng có

các electron tự do Tại lớp thân kiểu p (p-type body) có các lỗ trống tự do nhưng không có các

electron tự do (Giả sử lớp thân được nối đất) Các điểm tiếp xúc giữa lớp thân và cực nguồnhoặc cực máng không phân cực hoặc phân cực ngược, do đó dòng điện chạy qua rất ít hoặcbằng không Chúng tôi nói transistor là OFF, và chế độ hoạt động này được gọi là ngắt.Thường thuận tiện để ước tính dòng điện qua transistor OFF là 0, đặc biệt là trong so sánh vớidòng điện qua transistor trong chế độ ON Tuy nhiên, hãy nhớ rằng một lượng nhỏ dòng điện

rò rỉ qua các transistor khi OFF có thể trở nên đáng kể, đặc biệt là khi nhân với hàng triệu hoặchàng tỷ transistor trên một con chip Trong hình 2.3-b, điện áp cực cổng lớn hơn điện ápngưỡng Lúc này có một vùng đảo ngược của các electron (phần lớn hạt tải điện) được gọi làkênh kết nối cực nguồn và cực máng, tạo ra một kênh dẫn và làm transistor ON Số lượng hạttải điện và độ dẫn điện tăng lên theo điện áp cực cổng Sự chênh lệch giữa cực máng và cực

nguồn là V ds = V gs - V gd Nếu V ds = 0 (tức là V gs = V gd), không có điện trường để đẩy dòng điện

từ cực máng sang cực nguồn

Khi một điện thế dương V ds nhỏ được đưa vào cực máng hình 2.3-c, dòng điện I ds chảy quakênh từ cực máng đến cực nguồn Chế độ hoạt động này được gọi là tuyến tính Dòng điện

Hình 0.25:Bóng bán dẫn pMOS

tăng với cả điện áp cực máng và điện áp cực cổng Nếu V ds trở nên đủ lớn mà V gd < V t, kênhkhông còn được đảo ngược gần cực máng và trở nên bị thắt như hình 2.3-d Đây là chế độ bão

hòa Tuy nhiên, vẫn có dòng điện I ds qua kênh bởi sự vận động của các điện tử dưới ảnh hưởngcủa điện áp thoát dương Khi các điện tử đến cuối kênh, chúng được đẩy vào vùng nghèo gần

cực máng và được tăng tốc về phía cực máng Trên điện áp cực máng này, dòng I ds chỉ đượcđiều khiển bởi điện áp cực cổng và không còn bị ảnh hưởng cực máng Chế độ này được gọi làbão hòa

Tóm lại, transistor nMOS có ba chế độ hoạt động Nếu V gs < V t, transistor bị cắt (OFF)

Nếu V gs > V t , transistor ON Nếu V ds nhỏ, transistor hoạt động như một điện trở tuyến tính trong

đó dòng điện tỷ lệ với V ds Nếu V gs > V t và V ds lớn, transistor hoạt động như một nguồn dòng

trong đó dòng điện trở nên độc lập với V ds Transistor pMOS trong hình 28 hoạt động ngượclại Lớp thân loại n được gắn với một điện thế cao nên các điểm nối với cực nguồn và cựcmáng loại p thường được phân cực ngược Khi cực máng cũng ở mức điện thế cao, không códòng điện nào chạy giữa cực máng và cực nguồn Khi điện áp cực cổng được hạ xuống một

ngưỡng V t, các lỗ sẽ bị thu hút để tạo thành kênh loại p ngay bên dưới cực cổng, cho phépdòng điện chạy giữa cực nguồn và cực máng

Mặc dù các transistor MOS là đối xứng, theo quy ước, chúng ta nói rằng phần lớn các hạtmang điện tích chảy từ nguồn đến máng của chúng Bởi vì các electron mang điện tích âm, cựcnguồn của một transistor nMOS có điện áp thấp hơn hai cực còn lại Các lỗ mang tích điệndương vì vậy cực nguồn của một transistor pMOS có điện áp cao hơn hai cực còn lại Trongcác cổng CMOS tĩnh, cực nguồn gần với đường cung cấp nguồn và cực máng là cực gần đầu

ra hơn

2.1.2 Đặc tuyến I-V kênh dài

Như đã nêu trước đây, transistor MOS có ba vùng hoạt động:

 Vùng ngắt

 Vùng tuyến tính

 Vùng bão hòa

Mô hình giả định rằng chiều dài kênh đủ dài để điện

trường bên (trường giữa nguồn và máng) tương đối thấp,

điều này không còn xảy ra trong các thiết bị nanomet

Mô hình này còn được gọi là mô hình kênh dài Các

phần tiếp theo sẽ tinh chỉnh mô hình để phản ánh các

trường cao, sự rò rỉ và các điểm không đáng có khác

Hình 0.26: Điện áp trung bình cực cổng tới kênh

Mô hình kênh dài giả định rằng dòng điện qua transistor khi OFF là 0 Khi transistor ON

(V gs > V t), cổng hút các hạt tải điện (điện tử) để tạo thành một kênh Các điện tử di chuyển từcực nguồn để thoát ra với tốc độ tỷ lệ với điện trường giữa các vùng này Do đó, chúng ta cóthể tính dòng điện nếu chúng ta biết lượng điện tích trong kênh và tốc độ di chuyển của nó

Chúng ta biết rằng điện tích trên mỗi bản của tụ điện là Q = CV Do đó, điện tích trong kênh

được tham chiếu đến kênh, không được nối đất Nếu cực nguồn ở V s và cực cống ở V d thì giá

trị trung bình là V c = (V s + V d )/2 = V s + V ds /2 Do đó, sự khác biệt trung bình giữa điện thế cực

cổng và kênh V gc là V g - V c = V gs - V ds /2, như thể hiện trong hình 2.4.

Chúng ta có thể coi cổng như một tụ điện bản song song với điện dung tỷ lệ với diện tích

trên độ dày Nếu cổng có chiều dài L và chiều rộng W và độ dày oxit là t ox, như trong hình 2.5,điện dung là:

trong đó ε0là hằng số điện môi chân không 8,85 × 10–14 F/cm và hằng số điện môi của SiO2 lớn

gấp k ox = 3,9 lần điện môi chân không Thông thường, thuật ngữ ε ox /t ox được gọi là Cox, điện dung trên một đơn vị diện tích của cổng oxit

Một số quy trình nanomet sử dụng một điện môi cực cổng khác với hằng số điện môi cao

hơn Trong các quá trình này, chúng tôi gọi t ox là độ dày oxit tương đương (EOT), độ dày của một lớp SiO2 có cùng C ox Trong trường hợp này, t ox mỏng hơn điện môi thực tế

Hình 0.27: Mẫu bóng bán dẫn

Mỗi hạt mang điện trong kênh được tăng tốc đến vận tốc trung bình v, tỷ lệ với điện

trường, tức là trường giữa cực nguồn và cực cống Hằng số tỉ lệ µ được gọi là độ linh động.

Thời gian cần thiết để các hạt mang điện đi qua kênh là chiều dài kênh chia cho vận tốc hạt

mang điện: L/v Do đó, dòng điện giữa cực nguồn và cực máng là tổng lượng điện tích trong

kênh chia cho thời gian cần thiết để vượt qua:

/

channel ds

Q I

Vùng hoạt động tuyến tính, với V gs > V t , nhưng V ds tương đối nhỏ, I ds tăng gần như tuyến

tính với V ds , giống như một điện trở lý tưởng Nó được gọi là tuyến tính vì khi V ds << V GT , I ds

tăng gần như tuyến tính với V ds, giống như một điện trở lý tưởng Các thông số hình học và

phụ thuộc vào công nghệ đôi khi được hợp nhất thành một hệ số duy nhất β Một số tài liệu gộp các tham số phụ thuộc vào công nghệ thành một hằng số được gọi là “k-nguyên tố”.

gì thêm đến dòng điện Thay V ds = V dsat tại điểm này của dòng điện cực đại thành, chúng ta tìm

thấy một biểu thức cho dòng điện bão hòa độc lập với V ds

2

2

ds GT

I V

Biểu thức này tương đương cho V gs > V t và V ds > V dsat Do đó, các transistor MOS kênh dàiđược cho là thể hiện luật bình phương ở trạng thái bão hòa

Hai từ khóa chính cho một transistor là I on và I off I on (còn gọi là I dsat) là dòng điện mở ON,

I ds , khi V gs = V ds = V DD I off là dòng điện OFF khi V gs = 0 và V ds = V DD Theo mô hình kênh dài,

Ví dụ: Hãy xem xét một transistor nMOS trong quy trình 65 nm với chiều dài kênh được

vẽ tối thiểu là 50 nm (λ = 25 nm) Cho W / L = 4/2 λ (tức là 0,1 / 0,05 μm) Trong quá trình

này, độ dày của cổng oxit là 10,5 Å Ước tính độ linh động của điện tử trong trường cao là 80

cm 2 /V·s ở 70ºC Điện áp ngưỡng là 0,3 V Vẽ I ds so với V ds cho V gs = 0, 0,2, 0,4, 0,6, 0,8 và 1,0

V sử dụng mô hình kênh dài

Lời giải: Chúng ta đầu tiên tính β:

Hình 0.28: Quan hệ đặc tính I-V cho (a) nMOS và (b) pMOS

2.1.3 Đặc tuyến C-V

Cổng của một transistor MOS là một tụ điện tốt Thật vậy, điện dung của nó là cần thiết để thuhút điện tích đảo ngược kênh, vì vậy điện dung cổng cao là cần thiết để thu được Ids cao Tụđiện cổng có thể được xem như một tụ điện bản song song với cổng ở trên và kênh ở dưới vớiđiện môi oxit mỏng ở giữa Do đó, điện dung là:

Lưu ý rằng nếu phát triển một quy trình sản xuất tiên tiến hơn, trong đó cả chiều dài kênh

và độ dày oxit đều giảm theo cùng một yếu tố, thì C permicron vẫn không thay đổi Mối quan hệ

này rất tiện lợi cho việc tính toán nhanh chóng nhưng không chính xác; C permicron đã giảm từ

khoảng 2 fF/µm trong các quy trình cũ xuống còn khoảng 1 fF/µm ở các nốt 90 và 65 nm.

Hình 0.29:Mặt cắt vùng khuếch tán

Ngoài cổng, nguồn và máng cũng có các tụ điện Những điện dung này không phải là cơbản đối với hoạt động của thiết bị, nhưng tác động đến hiệu suất của mạch và do đó được gọi

là tụ điện ký sinh Điện dung nguồn và tiêu phát sinh từ các điểm nối p-n giữa khuếch tán

nguồn hoặc máng và thân và do đó còn được gọi là điện dung khuếch tán C sb và C db Một vùngcạn kiệt (vùng nghèo) không có hạt tải điện tự do hình thành dọc theo đường giao nhau Vùngnghèo hoạt động như một chất cách điện giữa các vùng dẫn điện loại p và n, tạo ra điện dungtrên đường giao nhau Điện dung của các điểm nối này phụ thuộc vào diện tích và chu vi củakhuếch tán nguồn và máng, độ sâu của khuếch tán, mức pha tạp và điện áp Vì bộ khuếch tán

có cả điện dung cao và điện trở cao, nó thường được chế tạo càng nhỏ càng tốt trong cách bốtrí Ba loại vùng khuếch tán thường được nhìn thấy, được minh họa bằng hai transistor nối tiếptrong hình 2.7 Hình 2.7-a, mỗi cực nguồn và cực máng có vùng khuếch tán tiếp xúc riêng biệt.Trong hình 2.7-b, cực máng của transistor dưới cùng và cực nguồn của transistor trên cùng tạothành một vùng khuếch tán tiếp xúc được chia sẻ Trong hình 2.7-c, cực nguồn và cực mángđược hợp nhất thành một vùng không tác động Điện dung trung bình của mỗi loại vùng này

có thể được tính toán hoặc đo từ mô phỏng khi một transistor chuyển mạch giữa V DD và GND

2.1.4 Mô hình điện dung khuếch tán MOS chi tiết

Điểm tiếp giáp p – n giữa nguồn khuếch tán và thân đóng góp điện dung ký sinh trên vùng cạnkiệt Điện dung phụ thuộc vào cả diện tích AS và PS chu vi thành bên của vùng khuếch tán

nguồn Hình học được minh họa trong hình 2.8 Diện tích là AS = WD Chu vi là PS = 2W +

2D Trong chu vi này, W tiếp giáp với kênh và W + 2D còn lại thì không.

Hình 0.30: Cấu trúc hình học vùng khuếch tán Điện dung tiếp giáp C jbs được tính bởi công thức:

s s

0

1

J

M b

Trong đó, C J là điện dung tiếp giáp tại điện áp phân cực không (0V) và là tham số phụ

thuộc tiếp trình công nghệ sản xuất M J là hệ số cấp độ tiếp giáp, điển hình nằm trong khoảng

0,5 đến 0,33 phụ thuộc sự thay đổi đột ngột của ngã ba tiếp giáp, ψ là điện thế xây dựng phụ0

thuộc mức độ pha tạp và được tính như sau:

ν kT q là điện áp nhiệt (không nhầm với điện áp ngưỡng V t ) là một giá trị bằng kT/q (26

mV tại nhiệt độ phòng), k=1,3810-23 J/K là hằng số Boltzmann, T là nhiệt độ tuyệt đối (300K của nhiệt độ phòng), q= 1,610-19 C là điện tích của electron, N A và N D lần lượt là nồng độ pha

tạp của chất acceptor và donor, n i là nồng độ tập trung hạt dẫn sóng mang của Silic thuần khiết(không pha tạp) có giá trị là 1,451010 cm-3 tại 300K

Điện dung cạnh (sidewall) được xác định tương tự bằng hệ thức:

1

JSW

M sb jbsw JWS

Hệ số M JSW là hệ số tỷ lệ phụ thuộc tiến trình, điển hình M JSW = 0,1; C JSW là hệ số điện dung

tiếp giáp cạnh điển hình là 0,1 fF/μCm V sb là điện áp phân cực tiếp giáp so với cực nguồn

(source gate)

2.1.5 Đặc tính I-V không lý tưởng

Mô hình I-V kênh dài của bỏ qua nhiều hiệu ứng quan trọng đối với các thiết bị có độ dài kênh

dưới 1 micron met (micrometres) Phần này tóm tắt các tác động có ý nghĩa quan trọng nhất

đối với các nhà thiết kế, sau đó mô hình hóa từng tác động một cách chuyên sâu hơn Hình 2.9

so sánh các đặc tính I-V mô phỏng của transistor nMOS rộng 1 micron trong quy trình 65 nmvới các đặc tính lý tưởng được tính toán trong phần trước Dòng điện bão hòa tăng ít hơn bậc

hai khi tăng V gs Điều này gây ra bởi hai hiệu ứng: bão hòa vận tốc và suy giảm độ linh động

Ở cường độ trường bên cao (V ds /L), vận tốc sóng mang không còn tăng tuyến tính với cường

độ trường Điều này được gọi là bão hòa vận tốc và dẫn đến I d thấp hơn mong đợi ở V ds cao Ở

cường độ trường thẳng đứng cao (V gs /t ox), các chất mang phân tán ra khỏi bề mặt oxit thườngxuyên hơn, làm chậm tiến trình của chúng Hiệu ứng suy giảm tính di động này cũng dẫn đến

dòng điện ít hơn mong đợi ở V gs cao Dòng điện bão hòa của transistor không cực tăng phần

nào với V ds Điều này là do điều biến độ dài kênh, trong đó V ds cao hơn làm tăng kích thướccủa vùng suy giảm xung quanh cống và do đó có hiệu quả rút ngắn kênh Điện áp ngưỡng chobiết điện áp cổng cần thiết để đảo kênh và chủ yếu được xác định bởi độ dày oxit và mức phatạp kênh Tuy nhiên, các trường khác trong transistor có một số ảnh hưởng đến kênh, điềuchỉnh hiệu quả điện áp ngưỡng Tăng tiềm năng giữa nguồn và thân làm tăng ngưỡng thông

qua hiệu ứng thân Việc tăng điện áp xả làm giảm ngưỡng thông qua việc hạ thấp rào cản gây

ra bởi cống Việc tăng chiều dài kênh làm tăng ngưỡng thông qua hiệu ứng kênh ngắn Một số

nguồn rò rỉ dẫn đến dòng điện trong các transistor OFF danh nghĩa Khi V gs <V t, dòng điệngiảm theo cấp số nhân thay vì đột ngột trở thành 0 Đây được gọi là dẫn truyền dưới ngưỡng

Dòng điện vào cổng I g lý tưởng là 0 Tuy nhiên, khi độ dày của các ôxít cổng giảm xuống chỉcòn một số nhỏ các lớp nguyên tử, các điện tử xuyên qua cổng, gây ra một số dòng điện rò quacổng Khuếch tán nguồn và nguồn thường là điốt phân cực ngược và cũng có thể bị rò rỉ đườnggiao nhau vào đế hoặc giếng Cả tính di động và điện áp ngưỡng đều giảm khi nhiệt độ tăng

Hiệu ứng di động có xu hướng chiếm ưu thế đối với transistor ON mạnh, dẫn đến I d thấp hơn ởnhiệt độ cao Hiệu ứng ngưỡng là quan trọng nhất đối với transistor OFF, dẫn đến dòng rò caohơn ở nhiệt độ cao Tóm lại, các đặc tính MOS suy giảm theo nhiệt độ

Hình 0.31: Đặc điểm I-V mô phỏng và lý tưởng

2.1.6 Suy giảm tính di động và độ bão hòa vận tốc

Nhớ lại rằng vận tốc trôi của hạt tải điện, và do đó là dòng điện, tỷ lệ với điện trường bên E lat =

V ds /L giữa nguồn và cống Hằng số tỷ lệ được gọi là độ linh động (mobility) của hạt tải điện, µ.

Mô hình kênh dài giả định rằng tính di động của sóng mang không phụ thuộc vào các trườngđược áp dụng Đây là một giá trị gần đúng tốt cho các trường thấp, nhưng bị phá vỡ khi ápdụng các trường bên hoặc dọc mạnh

Tương tự như vậy, hãy tưởng tượng rằng bạn đã làm việc cả đêm trong phòng thí nghiệmVLSI và quyết định chạy xuống và băng qua sân để đến xe cà phê Số giờ bạn thức dậy tương

tự như điện trường bên Thức dậy càng lâu, bạn càng muốn tiếp cận cà phê nhanh hơn: Tốc độ