kl dang minh tong 811269d

Ngày nay, cùng với việc ứng dụng những kỹ thuật tiên tiến vào sự phát triển của các ngành công nghệ như điện tử, tin học, công nghệ viễn thông …đòi hỏi phải sử dụng nhiều vi mạch tích hợ

TP.HCM, Tháng 7 Năm 2009 Giáo viên hướng dẫn

TP.HCM, Tháng 7 Năm 2009 Giáo viên phản biện

CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI 1

1.1 Tổng quan về đề tài 1

1.2 Mục tiêu, đối tượng và phạm vi nghiên cứu 1

1.2.1.Mục tiêu của đề tài 1

1.2.2 Đối tượng và phạm vi nghiên cứu 1

1.3 Bố cục của đề tài 1

1.4.Ý nghĩa của đề tài 2

CHƯƠNG 2: CẤU TRÚC CPLD 3

2.1 Sơ lược về PLD 3

2.2 Cấu trúc linh kiện PLD 3

2.3 Giới thiệu về mãng lập trình 4

2.4 Phân loại PLD 5

2.4.1 PLA (Programmable logic array) 5

2.4.2 PAL( Programmable Array Logic) 5

2.4.3 GAL ( Generic Array Logic ) 6

2.4.4 CPLD 6

2.5 CPLD ispLSI 1032 7

2.5.1 Giới thiệu 7

2.5.2 Phân loại, ứng dụng 8

2.5.3 Sơ đồ chân ispLSI 1032-90LJ 9

CHƯƠNG 3: GIỚI THIỆU HỆ THỐNG VLSI 13

3.1 Giới thiệu hệ thống VLSI 13

3.1.1 Lịch sử phát triển 13

3.1.2 Những transistor MOS 14

3.1.2.1 Transistor nMOS 14

3.1.2.2 Transistor pMOS 15

3.1.3 Logic CMOS 16

3.1.3.1 Cổng đảo CMOS 16

3.1.3.2 Cổng NAND CMOS 17

3.1.3.3 Cổng NOR CMOS 18

CHƯƠNG 4: NGÔN NGỮ THIẾT KẾ PHẦN CỨNG VHDL 29

4.1 Những phần tử ngôn ngữ cơ bản 29

4.1.1 Lời chú thích 29

4.1.2 Những điều cần biết về ngôn ngữ VHDL 29

4.1.3 Đối tượng dữ liệu 29

4.1.4 Loại dữ liệu 30

4.2 Toán tử dữ liệu 32

4.3 Entity(thực thể) 34

4.4 Architecture (cấu trúc) 34

4.4.1 Cú pháp cho dataflow model 34

4.4.2 Cú pháp cho behavioral model 35

4.4.3 Cú pháp của structural model 35

4.5 Generic 36

4.5.1 Cú pháp trong khai báo ENTITY 36

4.5.2 Cú pháp trong khai báo component 36

4.5.3 Cú pháp trong thuyết minh component 36

4.6 Package (gói) 37

4.6.1 Cú pháp khai báo PACKAGE 37

4.6.2 Cú pháp khai báo thân chính Package 38

4.7 Những câu lệnh đồng thời theo cấu trúc Dataflow 38

4.7.1 Gán các tín hiệu đồng thời 38

4.7.2 Gán tín hiệu có điều kiện 39

Gán tín hiệu được chọn lựa 39

4.8 Những câu lệnh tuần tự theo cấu trúc Behavioral 39

4.8.1 Process 40

4.8.2 Những phép gán tín hiệu tuần tự 40

4.8.3 Phép gán biến 40

4.8.4 Wait 41

4.8.5 If then else 41

4.8.6 Case 41

4.8.12 Next 43

4.8.13 Function(hàm) 43

4.8.14 Procedure(thủ tục) 43

4.9 Các câu lệnh kiểu Structural 44

4.9.1 Khai báo Component 44

4.9.2 Port map 45

4.9.3 Open 45

4.9.4 Generate 45

4.10 Các thủ tục chuyển đổi 46

4.10.1 Conv_integer () 46

4.10.2 Conv_Std_Logic_Vector(,) 47

CHƯƠNG 5: TÌM HIỂU PHẦN MỀM HỔ TRỢ CHO CHIP ispLSI 1032 48

5.1 Quy trình thiết kế 48

5.2 Giới thiệu phần mềm ispLEVER Classic 1.2 49

5.2.1 Tạo một project 50

5.2.2 Mô phỏng 52

5.2.3 Tổng hợp 54

5.2.4 Download xuống chip 59

CHƯƠNG 6: THIẾT KẾ BOARD MẠCH 61

6.1 Sơ đồ mạch nguyên lý 61

6.1.1 Nguồn cung cấp 61

6.1.2 Mạch quét LED 7 đoạn 62

6.1.3 Công tắc chọn tần số phát và chọn chế độ nạp 62

6.1.4 Mạch Reset 63

6.1.5 Cổng nạp chuẩn JTAG 64

6.1.6 Mạch cấp xung clock 64

6.1.7 Mạch đệm ngõ ra 64

6.1.8 Mạch đệm ngõ vào 65

6.1.9 Mạch tạo dao động dự phòng 65

7.2 Ứng dụng của đề tài: 72

CMOS Complementary Metal Oxide Sillicon Bán dẫn bù oxide kim loại CPLD Complex Programmable Logic Device Thiết bị logic phức hợp lập

trình được

FPGA Field Programmable Gate Array Mảng các phần tử logic khả trình

GAL Generic Array Logic Devices

JEDEC Joint Electron Device Egineering Council

JTAG Join test action group

OLMC Output Logic Macro Cell

PAL Programmable Array Logic devices Mảng lập trình Logic

PLD Programmable Logic Device Thiết bị logic lập trình được PROM Programalbe Read Only Memory Bộ nhớ chỉ đọc lập trình được

SPLD Simple Programable Devices Thiết bị lập trình đơn giản

VDHL Very High Speed Integrated Circuits Ngôn ngữ thiết kế phần cứng

- Hardware Description Language Cho IC có tốc độ rất cao VLSI Very-Large-Scale Integration Tích hợp với tỉ lệ rất lớn

Bảng 2.1: Phân loại ispLSI 1032 9 Bảng 2.2: Chức năng của các chân linh kiện trên Chip 11, 12 Bảng 3.1: Bảng chân trị cho cổng đảo 16 Bảng 3.2: Bảng chân trị cho cổng NAND 17 Bảng 3.3: Bảng chân trị cho cổng NOR 19 Bảng 4.1: Bảng các toán tử trong VHDL 33, 34

Hình 2.1 : Cấu trúc một PLD đơn giản 4

Hình 2.2 : PALCE16V8 6

Hình 2.3 : Sơ đồ chức năng ispLSI 1032 7

Hình 2.4 : Sơ đồ chân ispLSI 1032-90LJ 10

Hình 3.1: Cấu trúc của CPU 13

Hình 3.2: Transistor nMOS và pMOS 14

Hình 3.3: Cấu trúc của transistor nMOS 15

Hình 3.4: Cấu trúc của transistor pMOS 16

Hình 3.5: Ký hiệu cổng đảo CMOS 16

Hình 3.6: Ký hiệu cổng NAND CMOS 17

Hình 3.7: Trạng thái các transistor khi A=0,B=1 18

Hình 3.8: Trạng thái các transistor khi A=1 , B=0 18

Hình 3.9: Trạng thái các transistor khi A=1, B=1 18

Hình 3.10: Ký hiệu cổng NOR CMOS 18

Hình 3.11: Mạng kéo lên và kéo xuống CMOS 19

Hình 3.12: Mặt cắt ngang của cổng NOT 21

Hình 3.13: Các mẫu nền và “giàu” 21

Hình 3.14: Các “mặt nạ” cho cổng đảo 22

Hình 3.15: Ký hiệu chi tiết các mặt nạ 22

Hình 3.16: Tạo ra một lớp bán dẫn giàu n 23

Hình 3.17: Quá trình oxy hoá 23

Hình 3.18: Lớp quang trở 23

Hình 3.19: In khắc 23

Hình 3.20: Khắc 24

Hình 3.21: Cắt bỏ lớp quang trở 24

Hình 3.22: n-well 24

Hình 3.23: Cắt bỏ lớp oxide 25

Hình 3.24: Silicon đa tinh thể (Polysilicon) 25

Hình 3.25: Tạo mẫu polysilicon 25

Hình 3.26: Quy trình self-aligned 26

Hình 3.27: N-diffusion 26

Hình 3.28: Vùng khuếch tán 26

Hình 5.2: Giao diện của phần mềm ispLEVER Classic 1.2 49

Hình 5.3: Tạo project mới 50

Hình 5.4: Cửa sổ Project Wizard 50

Hình 5.5: Chọn loại chip sử dụng 51

Hình 5.6: Chọn loại ngôn ngữ lập trình cần sử dụng 51

Hình 5.7: Cửa sổ New VHDL source 52

Hình 5.8: Cửa sổ Text Editor 52

Hình 5.9: Cửa sổ New Source 53

Hình 5.10: Cửa sổ chọn chế độ mô phỏng 53

Hình 5.11: Lưu đồ tổng hợp file JEDEC 54

Hình 5.12: Cửa sổ Synplify 54

Hình 5.13: New dialog box 55

Hình 5.14: Project mới trong cửa sổ Synplify 55

Hình 5.15: Cửa sổ add project 56

Hình 5.16: Cửa sổ Synplify sau khi add source 56

Hình 5.17: Hộp thoại EDIF Result File 57

Hình 5.18: Hộp thoại Option Implementation 57

Hình 5.19: Kết quả tổng hợp 58

Hình 5.20: Project Navigator sau khi add file EDIF 58

Hình 5.21: Project Navigator sau khi Fit Design 59

Hình 5.22: Giao diện ispVM System 60

Hình 5.23: Cửa sổ Device Information 60

Hình 6.1: Nguồn ổn áp DC 5V 61

Hình 6.2: Mạch quét LED 7 đoạn 62

Hình 6.3: Mạch chọn tần số 63

Hình 6.4: Mạch Reset 63

Hình 6.5: Cổng nạp JTAG 64

Hình 6.6: Thạch anh 4 chân 64

Hình 6.7: Mạch đệm ngõ ra 65

Hình 6.8: Mạch đệm ngõ vào 65

Hình 6.9: Mạch dao động NE555 65

Hình 6.15: Phủ đồng lớp Bottom 70

Ngày nay, cùng với việc ứng dụng những kỹ thuật tiên tiến vào sự phát triển của các ngành công nghệ như điện tử, tin học, công nghệ viễn thông …đòi hỏi phải sử dụng nhiều vi mạch tích hợp vào một con Chip để làm cho hề thống trở nên nhỏ gọn, bớt cồng kềnh Công nghệ CMOS (Complementary Metal Oxide Sillicon) ngày càng đóng vai trò quan trọng trong công nghiệp vi mạch toàn cầu Đây là một công nghệ mới đã và đang được ứng dụng rất hiệu quả trong mọi lĩnh vực như: công nghiệp, quân sự, hàng không, vũ trụ, y tế, ngân hàng, giáo dục, giải trí Trong tương lai, ngành công nghệ sẽ phát triển ngày càng mạnh mẽ, đóng góp nhiều hơn nữa vào sự phát triển của toàn cầu

Với đề tài: “Thiết kế máy phát sóng và đếm tần hiển thị lên LED 7 đoạn dùng CPLD - ispLSI 1032” sẽ giúp chúng ta làm quen với việc thiết kế Chip

thông qua việc sử dụng phần mềm Lattice để tạo ra một máy phát sóng và một máy đếm tần số tích hợp trong một con Chip ispLSI 1032 Từ đó, ta có thể ứng dụng con Chip này vào các thiết kế khác to lớn hơn, đáp ứng ngày càng tốt hơn vào nhu cầu phát triển khoa học kỹ thuật của nhân loại

Trong quá trình làm bài luận văn này không thể tránh những sai sót nên em rất mong nhận được những lời nhận xét, hướng dẫn và giúp đỡ của thầy cô trong khoa điện tử viễn thông

Hơn hết em xin cảm ơn thầy Phạm Thiên Duy đã tận tình hướng dẫn em

hoàn thành bài báo báo cáo này đúng thời hạn

TP.HCM, Tháng 7 Năm 2009 Sinh viên thực hiện

CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI

1.1 Tổng quan về đề tài

Đề tài “Thiết kế máy phát sóng và đếm tần sử dụng CPLD – ispLSI 1032 hiển thị

nghệ mới, tiên tiến đã và đang được ứng dụng một cách rộng rãi trong nhiều lĩnh vực

1.2 Mục tiêu, đối tượng và phạm vi nghiên cứu

1.2.1 Mục tiêu của đề tài

Mục tiêu chính của đề tài là sử dụng phần mềm ispLever Classic 1.2 để thiết kế máy phát sóng và đếm tần trên Chip ispLSI – 1032 và hiển thị lên LED 7 đoạn

1.2.2 Đối tượng và phạm vi nghiên cứu

Đề tài tập trung nghiên cứu về cấu trúc của CPLD (Complex Programable Logic Devices), tìm hiểu và phân tích các đặc điểm của hệ thống thiết kế phần cứng VLSI (Very-large-scale integration), tìm hiểu phần mềm ispLever Classic 1.2 hỗ trợ cho Chip ispLSI 1032, từ đó ứng dụng vào board mạch cụ thể

1.3 Bố cục của đề tài

Đề tài gồm các phần chính sau:

Chương 1: Giới thiệu đề tài

Giới thiệu tổng quan về đề tài, đối tượng và phạm vi nghiên cứu, bố cục, ý nghĩa của đề tài

Chương 2: Tìm hiểu cấu trúc CPLD

Giới thiệu sơ l ược cấu trúc c ủa CP LD

Chương 3: Tìm hiểu hệ thống thiết kế phần cứng VLSI

Tìm hiểu và phân tích các đặc điểm của VLSI, tìm hiểu công nghệ CMOS

Chương 4: Tìm hiểu ngôn ngữ thiết kế phần cứng VHDL

Giới thiệu sơ lược về ngôn ngữ VHDL, cấu trúc, tập lệnh của VHDL

Chương 5: Tìm hiểu phần mềm hỗ trợ cho chip ispLSI 1032

Giới thiệu phần mềm ispLever Classic 1.2, cách sử dụng phần mềm này để thiết kế cho Chip ispLSI 1032

Chương 6: Thiết kế board mạch và mô phỏng

Tính toán thiết kế mạch ứng dụng IC ispLSI 1032 để tạo sóng vuông và đếm tần, hiển thị lên LED 7 đoạn, dùng phần mềm mô phỏng chương trình tạo xung và đếm tần

số trong khoảng tần số tối đa là 10MHz

Chương 7: Hướng ứng dụng và phát triển của đề tài

Ứn g dụ n g c ủa đề tài vào các lĩnh vực của c uộc sốn g và h ướn g phát triển của đ ề tài

1.4 Ý nghĩa của đề tài

Với đề tài “Thiết kế máy phát sóng và đếm tần sử dụng CPLD – ispLSI 1032”

bước đầu giúp chúng ta làm quen với công nghệ thiết kế Chip, đây là công nghệ tiên tiến và sẽ được ứng dụng rộng rãi vào nhiều lĩnh vực trong tương lai

CHƯƠNG 2: CẤU TRÚC CPLD

2.1 Sơ lược về PLD

Ngày nay khoa học kỹ thuật trên thế giới liên tục phát triển , mà lĩnh vực điện tử luôn chiếm vị trí hàng đầu Bước khởi đầu mang một ý nghĩa quan trọng , đó là sự ra đời của linh kiện chất bán dẫn , chính là tiền đề cho hướng phát triển công nghệ điện

tử

Với xu hướng phát triển đó thì việc tích hợp càng nhiều linh kiện bán dẫn trong một đơn thể (IC) ngày càng được chú trọng, nhằm đáp ứng đà phát triển ngày càng cao của khoa học kỹ thuật , cũng như những ứng dụng thực tế

Khi xuất xưởng, các IC (Integrated Circuit) thường được tích hợp sẳn với những chức năng riêng biệt, khi đó người sử dụng phải chọn lựa linh kiện sao cho việc thiết

kế mạch hiệu quả nhất Nhưng do độ tích hợp của IC cũng có giới hạn, và để linh hoạt hơn trong việc thực hiện những chức năng của người thiết kế, cũng như mối quan hệ mật thiết giữa nhà sản xuất và người sử dụng , cụ thể là tối ưu hóa khả năng ứng dụng của IC, nhà sản xuất đã cho ra một loại linh kiện đặc biệt mà chức năng của nó sẽ được người thiết kế quy định chứ không phải là nhà sản xuất nữa Linh kiện đó được gọi chung là PLD ( Programmable Logic Device - Thiết bị logic lập trình được)

Chúng ta sẽ khảo sát linh kiện PLD qua các IC cụ thể như PAL ( Programmable Array Logic devices ), GAL ( Generic array Logic devices ), CPLD (complex programmable logic device) Các IC PAL , GAL, CPLD với độ tích hợp rất cao nên

có thể thay thế hầu hết các loại IC TTL (Transistor-Transistor Logic) Điều quan trọng

và lý thú trong những IC này là chức năng của nó sẽ được người thiết kế quy định cho chính những ứng dụng của mình sao cho kinh tế , hiệu quả nhất

Để thực hiện được việc thiết kế những ứng dụng trên IC PAL, GAL đòi hỏi người sử dụng cần phải kết hợp kiến thức cả về kỹ thuật số lẫn các ngôn ngữ lập trình cho thiết

bị

2.2 Cấu trúc linh kiện PLD

PLD thuộc họ bộ nhớ hàm ( Funtion Memory) PLD có dung lượng tương đối lớn ,

có kết cấu đơn giản nhất trong các linh kiện logic Thông thường PLD cho phép người

thiết kế tạo cho nó những chức năng riêng biệt ,bởi khi xuất xưởng nhà sản xuất chưa tạo cho nó một ứng dụng nào

Cấu trúc mạch bên trong của một PLD thường là một chuỗi hình chữ nhật gồm những phần tử giống nhau (identical cell - ô nhớ đồng dạng) Hai mảng AND - OR có thể lập trình được nhờ tập hợp ngẫu nhiên các cổng logic và phần tử nhớ (OLMC - Output Logic Macro Cell )

Hình 2.1 : Cấu trúc một PLD đơn giản

PLD là mạch tích hợp của “SSI and MSI’ nên tính năng họat động của PLD linh hoạt , dễ sử dụng, dễ thiết kế và diện tích mạch giảm đáng kể so với việc thiết kế mạch bằng các IC rời chứa các cổng logic

Khi dùng PLD việc thiết kế dễ dàng nhanh chóng nhờ nó có những phần mềm chuyên trách đảm nhiệm , làm cho công việc thiết kế logic đơn giản hơn Ta cũng dễ dàng sửa lỗi chương trình, bổ sung, thay đổi cấu hình thiết kế bên trong để thực hiện một chức năng ứng dụng khác Công nghệ linh kiện PLD sản xuất bằng EECMOS ( Electrically Erasable CMOS) tạo khả năng lập trình lại nhiều lần tốc độ cao, công suât tiêu tán thấp, phương pháp lập trình đơn giản, giá thành thấp hơn mạch rời tương đương

2.3 Giới thiệu về mãng lập trình

Giống như ROM hay PROM, một PLD có thể được lập trình cơ bản bằng cách truy xuất trực tiếp đến khối cầu chì, hay diode Tuy nhiên rất ít người thiết kế làm việc đó, ngay cả việc gián tiếp qua một file văn bản thập lục Thay vào đó người thiết kế dùng

một số ngôn ngữ lập trình cho PLD đề định ra những chức năng logic cần thiết cho những ứng dụng

Một ngôn ngữ lập trình được trợ giúp bởi một bộ xử lý ngôn ngữ (Language Prosessor) hay gọi đơn giản là bộ biên dịch Bộ biên dịch này có chức năng chuyển một chương trình nguồn (ở dạng văn bản) được viết bằng ngôn ngữ lập trình sang một tập tin sơ đồ cầu chì (tập tin dạng *.jed) theo chuẩn JEDEC (Joint Electron Device Egineering Council) Sau đó, tập tin *.jed sẽ được nạp cho linh kiện PLD thông qua một thiết bị nạp đặt biệt Mặc dù hầu hết PLD có thể lập trình thật sự với những biểu thức tổng tích, nhưng với ngôn ngữ lập trình cho PLD cho phép viết các biểu thức dưới bất cứ dạng nào, bộ biên dịch sẽ tính toán và rút gọn biểu thức cho phù hợp nếu có thể với một cấu trúc PLD cho trước

Những bộ biên dịch tiến bộ còn cho phép định nghĩa lưu đồ trạng thái (state machine) đối với PLD tuần tự, tự động chọn PLD thích hợp, trình bày sự thực hiện gán trạng thái và phát triển những công thức logic

2.4 Phân loại PLD

2.4.1 PLA (Programmable logic array)

PLA là linh kiện tổ hợp hai tầng (mảng) AND và OR có thể lập trình được để thực hiện bất cứ một biểu thức logic (tổng của các tích) nào Một 'n.m' PLA với m ngõ vào, n ngõ ra và p biểu thức nhân thì có 2n ngõ vào cho mỗi cổng AND, m.p ngõ vào cho mỗi cổng OR

2.4.2 PAL( Programmable Array Logic)

PAL là loại thiết bị được sử dụng rộng rãi nhất trong các loại PLD hiện nay Kết cấu bên trong tương đối đơn giản, chủ yếu lập trình bởi mảng AND, còn mảng OR cố định Một ( n.m) PAL gồm p.m cổng AND với 2n ngõ vào, m cổng OR với p ngõ ra Giá trị của p thay đổi tùy theo cấu trúc của mỗi loại PAL nhưng p thường nhỏ hơn nhiều so với 2n

Một số loại PAL cấu trúc bên trong còn có bộ nhớ đầu ra (dạng Flip Flop), các mảng AND được lập trình để thực hiện chức năng logic của PAL Đặc tính này không những thực hiện các chức năng bình thường mà còn làm tăng thêm đầu vào do các mảng OR trong bộ nhớ đầu ra, các chức năng của linh kiện logic loại này khi được ghi vào PAL thì không thể sửa chữa thay đổi Trên thị trường còn có một loại PAL có thể

sửa đổi chương trình (nạp lại nhiều lần) đó là PALCEXXXX (CE : CMOS Electrically Erasable )

Hình 2.2 : PALCE16V8

Chức năng của PAL : Thực hiện hầu hết các chứa năng logic tổ hợp và tuần tự như Multiplex, Decoder, Encoder, Counter, Shift Register

2.4.3 GAL ( Generic Array Logic )

Có thể nói GAL bao gồm toàn bộ chức năng của PAL ( tương thích 100% ) nhưng khác với PAL là sau khi ghi các chức năng logic vào, nó có thể thay đổi và sửa lỗi được nhiều lần bằng phương pháp xóa bằng điện thường dùng Điều dẫn đến việc sử dụng nó có phần thuận lợi hơn, có thể tiến hành bảo mật thông tin , do đó giá thành của GAL sẽ cao hơn các loại PAL thông thường Tuy nhiên, ta có thể thay thế GAL bằng PALCE mà không ảnh hưởng gì về các chức năng logic Riêng PAL loại V là loại linh hoạt có thể dùng cho cả hai loại tổ hợp và tuần tự tùy theo người thiết kế khai báo trong chương trình lập trình

2.4.4 CPLD

PALs và GALs chỉ là những thiết bị logic loại nhỏ, chỉ chứa khoảng vài nghìn đến 10.000 cổng logic thì CPLD chứa được 10.000 đến 100.000 cổng logic CPLD được cấu trúc từ số lượng nhất định các khối SPLD (Simple programable devices, thuật ngữ chung chỉ PAL, PLA) SPLD thường là một mảng logic AND/OR lập trình được có kích thước xác định và chứa một số lượng hạn chế các phần tử nhớ đồng bộ (clocked register) Cấu trúc này hạn chế khả năng thực hiện những hàm phức tạp và thông thường hiệu suất làm việc của vi mạch phụ thuộc vào cấu trúc cụ thể của vi mạch hơn

là vào yêu cầu bài toán

Mặc dù mỗi nhà sản xuất đặt tên cho sản phẩm của mình với những tên độc quyền khác nhau ví dụ như: Lattice Semiconductor gọi chúng là "in-system programming" Tuy nhiên, những điểm này chỉ để nhấn mạnh rằng đó là những thiết bị được được tạo

ra theo chuẩn Joint Test Action Group gọi tắc là JTAG

2.5 CPLD ispLSI 1032

2.5.1 Giới thiệu

ispLSI 1032 là thiết bị logic có thể lập trình được với mật độ cao gồm có: 192 thanh ghi, 64 chân I/O, 8 ngõ vào chuyên dụng, 4 ngõ vào xung clock chuyên dụng và một Global Routing Pool (GRP) GPR cung cấp những đường kết nối hoàn chỉnh với các phần tử khác Một nét đặt trưng của ispLSI 1032 là có thể lập trình được trong hệ thống (in-system programmability - ISP™) với nguồn được cấp là 5V Nó là thiết bị đầu tiên không giới hạn lần nạp cho các mảng logic, cũng như là số lần kết nối để cấu hình hệ thống

Hình 2.3 : Sơ đồ chức năng ispLSI 1032

Đơn vị logic cơ bản của ispLSI 1032 là Generic Logic Block (GLB) GLB được dán nhãn là A0, A1…D7 Có tổng cộng là 32 GLBs trong vi xử lí ispLSI 1032 Mỗi GLB có 18 chân inputs, một chuỗi cổng có thể lập trình AND/OR/XOR array và 4 cổng outputs, những cổng mà hoặc là dùng để định dạng hoặc là dùng để đăng kí Tấc

cả GLB ngõ ra đều được đưa vào trong GRP vì thế chúng có thể được kết nối với ngõ vào bất kì GLB khác nào trên vi xử lí

Vi xử lí này có 64 cells I/O, mỗi cell được kết nối trực tiếp đến một chân I/O Mỗi cell có thể được lập trình độc lập bằng một tổ hộp ngõ vào, ngõ vào được đăng kí, ngõ vào chốt, ngõ ra hoặc chân lưỡng hướng I/O 3 trạng thái điều khiển Hơn nữa, tấc cả ngõ ra điều được phân cực hoặc là ở trạng thái tích cực mức cao hoặc là ở trạng thái tích cực mức thấp Mức tính hiệu được TTL tương thích điện áp và lái ngõ ra với nguồn là 2mA hoặc 8mA

Tám GLBs, 16 cells I/O, 2 ngõ vào chuyên dụng và một ORP được kết nối với nhau

để tạo thành Megablock (xem hình 1) Ngõ ra của 8 GLBs được kết nối đến 16 cells I/O thông qua ORP Những cells I/O bên trong Megablock cũng dùng chung một tín hiệu ngõ ra Output Enable (OE) Mỗi chip ispLSI 1032EA có 4 Megablocks

Những xung clock trong ispLSI 1032 được lựa chọn để phân bố trong mạng lưới clock (Clock Distribution Network) Bốn chân clock chuyên dụng là (Y0, Y1, Y2 và Y3) nhận tín hiệu vào trong mạng, và 5 clocks ngõ ra (CLK 0, CLK 1, CLK 2, IOCLK

0 và IOCLK 1) cung cấp những tín hiệu clock đến GLBs và cells I/O Clock Distribution Network cũng có thể được lái từ một xung clock đặt biệt GLB (chân C0 trên chíp ispLSI 1032EA) Mạch logic của GLB cho phép người dùng tạo ra một xung clock ở bên trong bằng việc kết hợp những tín hiệu bên trong Chip

2.5.2 Phân loại, ứng dụng

Có nhiều phiên bản ispLSI 1032 được dùng trong thương mại, công nghiệp và quân

sự, mỗi loại có một tính năng, cấu trúc và ứng dụng riêng, cơ bản có những loại sau:

Bảng 2.1: Phân loại ispLSI 1032

ispLSI 1032 Với tần số hoạt động lên đến 90Mhz trong thương mại (trong công

nghiệp fmax = 60Mhz ) và có tốc độ xử lí nhanh, thời gian delay nhỏ (tpd = 12ns), do

đó nó được dùng rộng rải trong trong nhiều lĩnh vực: bộ đếm có tốc độ cao, máy trạng thái, gải mã mã địa chỉ

2.5.3 Sơ đồ chân ispLSI 1032-90LJ

Hình 2.4 : Sơ đồ chân ispLSI 1032-90LJ

 Chức năng của các chân trên chip

I/O 0 - I/O 3 - I/O 4 - I/O 7

I/O 8 - I/O 11 - I/O 12 - I/O 15

I/O 16 - I/O 19 - I/O 20 - I/O 23

I/O 24 - I/O 27 - I/O 28 - I/O 31

I/O 32 - I/O 35 - I/O 36 - I/O 39

I/O 40 - I/O 43 - I/O 44 - I/O 47

I/O 48 - I/O 51 - I/O 52 - I/O 55

I/O 56 - I/O 59 - I/O 60 - I/O 63

Chân vào, ra: là những chân dùng để giao tiếp với mãng logic

IN 4 – IN 7 Đây là những chân ngõ vào chuyên dụng

Input – chân này có hai chức năng Nó là ngõ vào chuyên dụng khi ispEN là cao Khi ispEN là mức thấp chân này có chức năng tải dữ liệu xuống chip SDI/IN 0 cũng được sử dụng như 1 trong 2 chân điều khiển máy trạng thái isp

Input – chân này có 2 chức năng Nó là ngõ vào chuyên dụng khi ispEN là cao Khi ispEN là mức thấp chân này có chức năng điều khiển hoạt động của máy trạng thái

Input/ Output - chân này có 2 chức năng

Nó là ngõ vào chuyên dụng khi ispEN là cao

SCLK/IN 3

Khi ispEN là mức thấp chân này có chức năng như một chân ngõ ra dùng để đọc chuỗi dữ liệu của thanh ghi dịch

Input – chân này có 2 chức năng Nó là ngõ vào chuyên dụng khi ispEN là cao Khi ispEN là mức thấp chân này có chức năng như chân cấp clock cho chuỗi thanh ghi dịch

Chân clock ngõ vào Xung clock này được kết nối đến 1 trong những clock ngõ vào của những GLBs trong chip

Chân clock ngõ vào Xung clock này được mang phân bổ lên toàn bộ hệ thống trong chip

Và có thể tìm đến bất kỳ GLB nào trong chip

Chân clock ngõ vào Xung clock này được mang phân bổ lên toàn bộ hệ thống trong chip

Nó có thể tìm đến bất kỳ GLB và(hoặc) bất kỳ cell I/O nào trong chip

Chân clock ngõ vào Xung clock này được mang phân bổ lên toàn bộ hệ thống trong chip

Nó có thể tìm đến bất kỳ cell I/O nào trong chip Chân này không được kết nối

CHƯƠNG 3: GIỚI THIỆU HỆ THỐNG VLSI

3.1 Giới thiệu hệ thống VLSI

VLSI (Very-large-scale integration) là công nghệ tích hợp các linh kiện bán dẫn

như điện trở, tụ điện, transistor … vào trong một con Chip Các thiết kế có độ tích hợp lên đến hàng trăm triệu transistor và sẽ có các thiết kế độ tích hợp lên đến hàng tỷ transistor Qua ba thập kỷ, công nghệ sản xuất chip bán dẫn đã phát triển từ công nghệ

4µm đến 45nm Công nghệ CMOS (Complementary Metal Oxide Sillicon) là công

nghệ trung tâm trong thiết kế VLSI

Hình 3.1: Cấu trúc của CPU

của mạch lật CMOS (Flip – Flop) chứng minh khả năng thực hiện trong công nghệ transistor màng mỏng Khái niệm CMOS và ba mạch: cổng đảo, cổng NOR, cổng NAND được công bố vào năm 1967 những mạch ban đầu được phát triển sử dụng các transistor MOS rời rác và đã xác nhận phẩm chất của CMOS là tiêu thụ công suất thấp Với phẩm chất này, CMOS đã được sử dụng cho những ứng dụng có công suất rất thấp như đồng hồ đeo tay Vì công nghệ sản xuất phức tạp nên ban đầu, CMOS được sử dụng rất hạn chế Khi quá trình sản xuất nMOS trở nên phức tạp hơn và việc sản xuất các Chip có kích thước lớn bằng nMOS làm công suất tiêu thụ của Chip tăng lên rất lớn thì CMOS trở thành sự lựa chọn hợp lý, mang lại tính hiệu quả cao Vì vậy, công nghệ CMOS trở thành công nghệ trung tâm trong thiết kế VLSI

3.1.2 Những transistor MOS:

Silic là chất bán dẫn tạo nên vật liệu ban đầu cơ bảm cho đa số các vi mạch Một cấu trúc MOS (Metal Oxide Silicon) được tạo nên bằng cách chồng một số lớp vật liệu dẫn điện, cách điện và các vật liệu hình thành nên transistor Những cấu trúc này được tạo bằng một chuỗi các xử lý hóa học và khắc axit của nhôm lên silic để cung cấp liên kết tương tự như cấu trúc bảng mạch in quá trình xây dựng này được thực hiện trên một đơn tinh thể silic, có dạng vòng tròn phẳng, mỏng có đường kính 15cm Công nghệ CMOS cung cấp hai loại transistor, một transistor loại n (nMOS) và một transistor loại p (pMOS)

Hình 3.2: Transistor nMOS và pMOS

3.1.2.1 Transistor nMOS:

• Có bốn cực: cổng (gate), nguồn (source), máng (drain), nền (body)

• Cực cổng – lớp oxide – cực nền tương đương với một transistor

– Cực cổng và cực nền là hai mặt dẫn

g s d

g s d

s

d

s d nMOS

pMOS

– SiO2 (oxide) là lớp cách điện tốt

– Do đó ta gọi là tụ bán dẫn – oxide – kim loại (metal – oxide – semiconductor (MOS) capacitor)

– Dù hiện nay cực cổng không còn được chế tạo bằng kim loại nữa

Hình 3.3: Cấu trúc của transistor nMOS

 Hoạt động của transistor nMOS:

• Cực nền được nối với ground (0 V)

• Khi cực cổng ở mức điện áp thấp:

– Cực nền loại P cũng ở mức điện áp thấp

– Các diode nguồn-nền và máng-nền đều tắt (OFF)

– Không có dòng qua transistor: OFF

• Khi cực cổng ở mức điện áp cao :

– Tụ MOS được nạp điện dương ở cực cổng

– Ở cực nền mang điện tích âm

– Làm cho kênh dẫn ở phía dưới cực cổng thành loại n

– Dòng điện chạy trong bán dẫn loại n từ nguồn đến máng, transistor ON

3.1.2.2 Transistor pMOS

• Tương tự như MOS, nhưng đảo ngược loại bán dẫn và mức điện áp

– Cực nền nối với điện áp mức cao (VDD)

n+

– Dấu tròn trong ký hiệu biểu thị tính chất đảo ngược

Hình 3.4: Cấu trúc của transistor pMOS

 Điện áp nguồn cung cấp:

• GND = 0 V

• Vào thập niên 1980’s, VDD = 5V

• VDD đã giảm xuống trong các qui trình hiện đại

– VDD cao có thể làm hỏng các transistor kích thước nhỏ hiện nay

– VDD thấp giúp tiết kiệm công suất

• Phân tích bảng chân trị:

– Khi A = 0, pMOS ON và nMOS OFF, ngõ ra Y = 1

– Khi A = 1, pMOS OFF và nMOS ON, ngõ ra Y = 0

AB

Y

Hình 3.7: Trạng thái các transistor khi A=0,B=1

– Khi A=1,B=0: có 1 trong 2 transistor pMOS ON, 1 trong 2 transistor nMOS OFF, ngõ ra Y=1

Hình 3.8: trạng thái các transistor khi A=1 , B=0

– Khi A=1,B=1: 2 transistor pMOS OFF, 2 transistor nMOS ON, ngõ ra Y=0

Hình 3.9: Trạng thái các transistor khi A=1, B=1

ON

A= 1 B= 0

Y= 1 ON

OFF

A= 1 B= 1

Y= 0 ON OFF OFF

ON

A B

Y

Mạng pMOS kéo lên

Mạng nMOS kéo xuống

– Ngõ ra Y sẽ kéo lên cao khi cả 2 ngõ vào ở mức logic 0

– Ngõ ra Y sẽ kéo xuống mức thấp o[r các trạng thái còn lại của ngõ vào

Tổng quát:

• Mạng nMOS kéo xuống 0

• Mạng pMOS kéo lên 1

Hình 3.11: Mạng kéo lên và kéo xuống CMOS

Độ mạnh yếu của tín hiệu

• Độ mạnh của tín hiệu: cho biết tín hiệu đó gần bằng hay cách xa các nguồn

áp lý tưởng

• VDD và GND là các tín hiệu 1 và 0 mạnh nhất

• nMOS cho qua tín hiệu 0 mạnh nhưng làm yếu tín hiệu 1

• pMOS cho qua tín hiệu 1 mạnh nhưng làm yếu tín hiệu 0

• Do đó nMOS thích hợp nhất cho mạng kéo xuống (pull-down network)

3.2 Lợi điểm của IC và việc tăng mật độ tích hợp:

• Độ tin cậy của IC cao hơn các linh kiện rời

• Dễ chế tạo với số lượng lớn

• Giảm kích thước: công nghệ sản xuất chip bán dẫn đã phát triển từ công nghệ 4µm đến 45nm

• Tăng tốc độ (giảm các phần tử ký sinh, kích thước lan truyền)

• Giảm công suất tiêu thụ

• Tăng khả năng xử lý

• Chi phí giảm

3.3 Ứng dụng của chip VLSI

• VLSI được ứng dụng trong mọi lĩnh vực của đời sống như: Công nghiệp, quân

sự, hàng không, vũ trụ, Y tế, ngân hàng, giáo dục, giải trí

3.4 Công nghệ thiết kế VLSI hiện nay:

• Thiết kế dựa trên thiết bị logic có thể lập trình (programmable logic devices) : – PLA (programmable logic arrays),

– Complex Programmable Logic Devices (CPLD)

– Field Programmable Gate Array (FPGA)

• Thiết kế trên mảng cổng logic (Gate Arrays, Sea of Gates)

• Thiết kế dựa trên các phần tử cơ bản (Standard-Cells Based)

• Thiết kế hoàn chỉnh

3.4.1 Chế tạo CMOS:

• Các transistor CMOS được chế tạo trên một mẫu silicon

• Quá trình tích hợp giống như quá trình in khắc

• Ở mỗi bước, các vật liệu khác nhau sẽ được chèn vào hoặc cắt bỏ ra

• Để hiểu rõ quy trình này hãy quan sát một quy trình chế tạo đơn giản từ hướng thẳng đứng và từ mặt cắt ngang của mẫu silicon

• Thường dùng loại p làm nền cho các transistors nMOS

• Cần dùng bán dẫn đã làm giàu n để làm phần nền cho transistors pMOS

Hình 3.12: Mặt cắt ngang của cổng NOT

• Nền phải được nối với GND còn n-well nối với VDD

• Kim loại và bán dẫn kích tạp nhẹ tạo nên các tiếp xúc dẫn kém gọi là Shottky Diode

• Sử dụng các tiếp xúc miền giàu và miền nền được kích tạp mạnh

Hình 3.13: Các mẫu nền và “giàu”

• Transistor và dây nối được tạo thông qua các “mặt nạ” (mask)

• Mặt cắt ngang được lấy theo đường chấm chấm

m etal1 nMO S transistor pM O S transistor

• Bắt đầu với một miếng bán dẫn thô

• Chế tạo cổng đảo từ phần đáy lên

• Bước đầu tiên là tạo ra một lớp bán dẫn giàu n

– Phủ lên miếng bán dẫn một lớp SiO2 (oxide)

– Bỏ đi lớp oxide ở nơi cần tạo bán dẫn giàu n

– Đưa trực tiếp hoặc khuếch tán chất kích tạp loại n vào lớp bán dẫn lộ ra – Phủ SiO2

Y A

Hình 3.16: Tạo ra một lớp bán dẫn giàu n

• Tạo lớp SiO2 trên bề mặt miếng bán dẫn Si

– 900 – 1200 C với H2O hoặc O2 trong lò oxy hoá

Hình 3.17: Quá trình oxy hoá

• Kéo một lớp quang trở

– Quang trở là một polymer nhạy sáng

– Mềm đi khi phơi ra trước ánh sáng

Hình 3.18: Lớp quang trở

• Mở lớp quang trở ở vị trí của mặt nạ n-well

• Cắt bỏ lớp quang trở ở vị trí này

Hình 3.19: In khắc

• Khắc oxide bằng hydrofluoric acid (HF)

– Seeps through skin and eats bone; nasty stuff!!!

• Chỉ khắc lớp oxide khi lớp quang trở đã lộ ra

Hình 3.20: Khắc

• Cắt bỏ lớp quang trở còn lại

– Dùng hỗn hợp acid gọi là phương pháp khắc piranah

• Bước này cần thiết để lớp quang trở không bị chảy trong bước tiếp theo

Hình 3.21: Cắt bỏ lớp quang trở

• n-well tạo bởi sự khuếch tán hay tiêm ion

• Khuếch tán

– Đặt miếng bán dẫn trong lò gas arsen

– Nung đến khi các nguyên tử As khuếch tán vào Si

• Tiêm ion

– Thổi vào bán dẫn các chùm ion As

– Các ion bị chặn bởi SiO2, chỉ đi vào những chỗ Si bị lộ ra

Hình 3.22: n-well

• Cắt bỏ lớp oxide còn lại dùng HF

• Trở lại miếng bán dẫn gốc với một lớp n-well

• Các bước tiếp theo cũng gồm một chuỗi các bước tương tự như các bước trên

– Đặt miếng bán dẫn trong lò gas Silane (SiH4)

– Hình thành nhiều tinh thể nhỏ gọi là polysilicon

– Được kích tạp mạnh để tạo vật dẫn tốt

Hình 3.24: Silicon đa tinh thể (Polysilicon)

• Sử dụng quy trình in khắc như trên để tạo các mẫu polysilicon như hình vẽ

Hình 3.25: Tạo mẫu polysilicon

• Dùng oxide và phương pháp mặt nạ để lộ ra các vùng chất kích tạp n+ cần được khuếch tán hay tiêm vào

• N-diffusion (vùng khuếch tán N) tạo thành các cực nguồn, máng của transistor nMOS và tiếp xúc n-well

Hình 3.26: Quy trình self-aligned

• Khắc oxide để tạo các vùng n+

• Thực hiện quy trình self-aligned trong đó cổng sẽ ngăn chặn sự khuếch tán

• Polysilicon tốt hơn kim loại trong quá trình self-aligned vì nó không bị chảy trong các xư lý tiếp theo

Hình 3.27: N-diffusion

• Trước đây các chất kích tạp được khuếch tán vào Si

• Ngày nay thường dùng phương pháp tiêm ion

• Tuy nhiên các vùng này vẫn gọi là vùng khuếch tán

• Các bước tương tự để tạo các vùng khuếch tán p+ cho nguồn và máng của pMOS và tiếp xúc nền

Hình 3.30: P-Diffusion

• Bây giờ ta cần nối các linh kiện với nhau

• Phủ lên chip một trường oxide dày

• Khắc oxide tại các chỗ cần tạo tiếp xúc

Hình 3.31: Các tiếp xúc

• Thổi nhôm lên toàn bộ miếng bán dẫn

• Tạo hình như hình vẽ để bỏ phần kim loại thừa, chỉ để lại các đoạn nối cần thiết

• Các kích thước tối thiểu của mặt nạ sẽ xác định kích thước transistor (và do đó xác định tốc độ, giá thành và công suất)

• Kích thước đặc trưng f = khoảng cách giữa nguồn và máng

– Được quy định bơi chiều rộng tối thiểu của polysilicon

• Kích thước đặc trưng này được cải thiện 30% sau mỗi 3 năm

• Normalize for feature size when describing design rules

• Express rules in terms of l = f/2

– E.g l = 0.3 mm in 0.6 mm process