chap03 combcir vanlangembeddedsystems mạch tổ hợp p2

Bộ giải mã Decoder„ Mạch tổ hợp chuyển đổi số nhị phân từ n ngõ v ào đã được mã h óa sang tối đa 2 n ngõ ra... „ Phát sinh số nhị phân tương ứng với ngõ vào có trị 1... Chỉ một Ngõ vào

Nội dung

Ngõ xuất trở kháng cao Hi-Impedance

„ Thế nào là trạng thái Hi-Z ?

‰ Hi-Z tương tự như trạng thái mạch hở/không kết nối

Phân giải 3 trạng thái

„ Nối 2 bộ đệm 3 trạng thái B1 và B0

tạo đầu ra OUT

„ Giá trị đầu vào của bộ đệm có thể là

Hi-Z

1 1

Hi-Z

0 0

Hi-Z

1 Hi-Z

1

0 Hi-Z

0

OUT B0

B1

„ Hàm chọn dữ liệu: s = 0 Æ OL = IN0, ngược lại OL = IN1

„ Bộ đệm 3 trạng thái:

„ EN0 = S , EN1 = S, một trong hai bộ đệm luôn ở trạng thái Hi-Z

IN0

IN1 EN0

EN1

0 0 0 1 1 EN1

1 X

1 1

X X

X 0

0 X

0 1

1 1

X 0

0 0

X 0

OL IN1

IN0 EN0

Mạch logic 3 trạng thái

0 1 0 1

TG1

No path Path

No path Path

TG0

Path

No path Path

No path

F

0 1 1 0

(a)

C

A

F TG0

TG1 +

Hàm cơ bản

Ký hiệu tuyến - Bus

Trị cố định

Cho phép “chuyển dữ liệu”

Chuyển mã BCD đến LED 7 đọan BCD-to-Seven-Segment

„ Hiển thị 7 đọan:

‰ 7 LEDs (Light Emitting Diodes), mỗi đọan được điều

khiển bởi một ngõ vào

f

g

„ Đầu vào là mã 4-bit BCD Æ 4 (w, x, y, z).

„ Đầu ra là mã 7-bit (a,b,c,d,e,f,g) cho phép hiển thị (sáng) các thanh tương ứng.

f g

Chuyển mã BCD đến LED 7 đọan BCD-to-Seven-Segment

7-Segment display

C 0 C 1 C 2 C 3 C 4 C 5 C 6

A B C D

11100X0 0111

7

X011111 0110

6

1011011 0101

5

0110011 0100

4

1111001 0011

3

1101101 0010

2

0110000 0001

1

1111110 0000

0

abcdefg wxyz

XXXXXXX 1111

XXXXXXX 1110

XXXXXXX 1101

XXXXXXX 1100

XXXXXXX 1011

XXXXXXX 1010

111X011 1001

9

1111111 1000

8

??

Chuyển mã BCD đến LED 7 đọan BCD-to-Seven-Segment

Bộ giải mã (Decoder)

„ Mạch tổ hợp chuyển đổi số nhị phân từ n ngõ v ào

đã được mã h óa sang tối đa 2 n ngõ ra

Bộ giải mã

Bộ giải mã 1-2

Bộ giải mã 2-to-4

Bộ giải mã 2-to-4 (mức thấp)

Bộ giải mã 3-to-8

Bộ giải mã 3-to-8

„ Có 3 đầu vào A 0 , A 1 , A 2 , giải mã thành 8 ngõ ra: D 0 D 7

„ Mỗi ngõ ra D i mô tả tương ứng 1 minterm của 3 đầu vào.

„ D i = 1 khi tương ứng mã nhị phân A 2 A 1 A 0 = i

„ D i = m i

„ Giá trị ngõ ra loại trừ lẫn nhau: chỉ một ngõ ở mức 1 và các ngõ khác là 0

Bộ giải mã mở rộng

Bộ giải mã c ó Điều Khiển

„ Bất kỳ mạch tỗ hợp nào cũng có thể được xây dựng bằng chỉ

„ Có 3 đầu vào và 8 ngõ ra Æ cần Bộ giải mã 3-to-8.

Hàm Boolean bằng Bộ giải mã

S(X,Y,Z) = SUM m(1,2,4,7) C(X,Y,Z) = SUM m(3,5,6,7)

Bộ mã hóa (Encoder)

„ Bộ chuyển đổi ngược lại so với Bộ Giải Mã.

„ Phát sinh số nhị phân tương ứng với ngõ vào có trị 1.

Bộ mã hóa

„ VD: bộ mã hóa nhị phân 8-to-3 (octal-to-binary)

Bộ mã hóa

Thiết kế Bộ Mã Hóa

„ Có 2 trường hợp “khó giải quyết” trong thiết kế bộ mã

hóa:

1 Chỉ một Ngõ vào “chủ động” tại một thời điểm Nếu nhiều đầu

vào cùng Active thì sẽ có kết quả “không mong muốn” nếu thiết kế không tốt.

2 Các ngõ đầu ra là 0 khi

1 Tất cả các ngõ vào là 0

2 hoặc có D0 = 1.

Mã hóa có ưu tiên

„ Giải quyết tình trạng trên

„ Cho phép nhiều thông tin đầu vào, chỉ một đầu

vào ưu tiên cao hơn được chọn.

„ Loại bỏ trường hợp không có thông tin đầu vào.

VD : Mã hóa 4-to-2

„ Mã hóa ưu tiên:

Nếu có nhiều đầu vào Active thì ngõ nào ở vị trí cao nhất được ưu tiên hơn.

VD: 4-to-2 K-Maps

VD 4-to-2: sơ đồ mạch

8-to-3

Bộ mã nhị phân

Bộ mã nhị phân

Bộ dồn kênh - Multiplexer

„ Chọn kênh cần truyền trong N kênh đầu vào, chỉ xuất ra 1 ngõ.

„ Mạch chọn,

„ Việc chọn phụ thuộc một số ngõ vào điều khiển.

„ Cho bộ dồn kênh 2 n -to-1, có 2 n ngõ dữ liệu đầu vào và n ngõ điều khiển việc chọn.

Bộ dồn kênh

Dồn kênh 2-to-1

Y

‰ 1-to-2-line

„ Tổng quát, cho 2 n -to-1-line MUX:

‰ 2 n × 2 AND-OR

VD: 4-to-1 MUX

VD: 4–to–1 với TG

„ MUX ở trên chúng ta chọn 1 bit Cách nào để

VD: Quad 2-to-1 MUX

„ Dùng 4 bộ 4-to-1

MUXs với bộ chọn

(S) và điều khiển (E).

Bộ dồn kênh

.

.

.

.

Cách Hiện thực khác

„ Cổng 3 trạng thái cho AND-OR

Cách Hiện thực khác

TG (S15 0)

TG (S15 1)

TG (S05 1)

TG (S05 0)

TG (S05 1)

Hàm Boolean - MUX

„ Bất kỳ hàm của n biến đều có thể hiện thực bằng

cách sử dụng 2 n-1 -to-1 MUX.

•F(X,Y,Z) = X’Y’Z + X’YZ’ + XYZ’ + XYZ = Σm(1,2,6,7)

•n=3 ngõ vào, cần 2 2 -to-1 MUX

•n-1 (=2) đâ ̀ u va ̀ o như la ̀ d ữ liê ̣ u

mạch bằng 4-to-1 MUX.

„ A , B là S 1 S 0 của MUX

0 1

1 1

1 0

1 1

1 1

0 1

0 0

0 1

1 1

1 0

0 0

1 0

1 1

0 0

0 0

0 0

F C

B A

A=B=0, F=C A=0, B=1, F=C A=1, B=0, F=C A=B=1, F=C’

VD

„ Trình bày lại theo thứ tự

„ Với ngõ vào cố định, mô hình này tương tự như ROM có 3

bit địa chỉ và 2 bit dữ liệu

VD

D04 D05 D06 D07

S1 S0

A B

S2

D03 D02 D01 D00

Out

C

D14 D15 D16 D17

S1 S0

A B

S2

D13 D12 D11 D10

Out

C

1 1

1

1

1 1

1 1

0 0

0

0

0

0 0

0

8-to-1 MUX

8-to-1 MUX

‰ Dựa vào n biến đầu vào, tách từng cặp dòng.

‰ Với mỗi cặp, xác định hàm đơn giản ban đầu (0, 1, X, )

‰ Xác định các giá trị ngõ vào cố định tương ứng từng bộ trị

‰ Sử dụng cổng đảo để thay đổi các trị cần thiết.

„ Gắn biến và hàm liên quan tới các ngõ vào MUX:

„ Cách 2 giảm nửa chi phí so với cách 1.

„ Có thể chia một hàm phức tạp thành nhiều hệ thống nhỏ.

VD

S1 S0

A B

D03 D02 D01 D00

Out Y

8-to-1 MUX

C C C

D12 D11 D10

Out Z

8-to-1 MUX

S1 S0

A B

C

C

C C

MUX: cổng đa dụng

„ OR, AND, NOT sử dụng 2-to-1 MUXs

Q/A