Công nghệ FPGA, ASIC

FPGA, ASIC

Trang 1

Ph ần II:

Field Programmable Gate Array Application Specific Integrated Circuit

• T ổ ng quan (1)

• Ki ế n trúc (2)

• Qui trình thi ế t k ế FPGA, ASIC (1)

• Gi ớ i thi ệ u công c ụ thi ế t k ế và tri ể n khai (4)

Độphức

tạp tăng

thiết kế

mỗi năm Mứcñộtích hợp của PCB trên mỗi die

2/4

Silicon, 2010

Mậtñộ

(Gb/cm 2 )

Tốcñộtruy

xuất (ns)

DRAM (logic) 2.5 10

SRAM (cache) 0.3 1.5

Mậtñộ

(Mgate/cm 2 )

Năng lượng (W/cm 2 )

Xungñồng hồ

(GHz)

Die Area: 2.5x2.5 cm

Voltage: 0.6 V

Technology:0.07 µ m

3/4

Intel 4004 (1971) - thiết kếthủcông

Trang 2

custom IC

31 email ktmt@soict.hut.edu.vn

1/3

IC chu ẩ n: ROM, RAM, DRAM, Processor, etc.

ASIC: chip cho ñồ ch ơ i bi ế t nói, chip cho 1 v ệ tinh, chip cho b ộ x ử lý d ướ i d ạ ng cell cùng v ớ i m ạ ch logic.

Qui tắc phổbiến: “Nếu một IC xuất hiện trong

Application Specific Standard Product.

1/2

ASIC ñem lại cơhội sản xuất với sốlượng lớn;

Giá thành gi ả m theo s ố l ượ ng.

None Reducing Cost.

Quy trình Cost Down trong các nhà máy.

Th ự c hi ệ n prototype nhanh v ớ i s ố l ượ ng th ấ p.

Thi ế t k ế theo nhu c ầ u, chuyên sâu, s ố l ượ ng l ớ n.

2/2

trong chiến lược thiết kế:

Thi ế t k ế m ứ c h ệ th ố ng: VHDL Thi ế t k ế m ứ c v ậ t lý, t ừ VHDL t ớ i silicon, timing closure (Monterey, Magma, Synopsys, Cadence, Avant!)

Trang 3

Thiết kếlà một quá trình liên tục cânñối các tham

số ñầu vào, ñể ñạtñược hiệu quảmongñợi.

• ch ứ c n ă ng, th ờ i gian, t ố c ñộ , n ă ng l ượ ng

Hi ệ u n ă ng

• chi phí s ả n xu ấ t

Kích th ướ c die

• l ậ p l ị ch và chi phí nghiên c ứ u

Th ờ i gian thi ế t k ế

• l ậ p l ị ch, chi phí ngu ồ n l ự c, chi phí s ả n xu ấ t

Test và Stability Test

Ý t ưở ng thi ế t k ế

Đặ c t ả thi ế t k ế

Thi ế t k ế h ệ th ố ng HDL

Gi ả l ậ p Thi ế t k ế m ứ c c ổ ng

T ổ ng h ợ p

Gi ả l ậ p

Th ư ệ cell

Layout

Ki ể m tra Layout

S ả n xu ấ t

Ki ể m th ử chip

S ả n ph ẩ m

c := a + b;

if (c == 1) then

if (c == 1) then cf cf := 1; := 1;

Simulink

Synopsys

Cadence

Novelus

M ứ c thi ế t b ị

M ứ c m ạ ch

M ức cổng

M ức mô-ñun

ch ứ c n ă ng

M ứ c h ệ th ố ng

1/2

I • Thiphứếct kếrất

t ạ p, hàng

tr ă m man-year

• ~ 25M gate

• Ph ả i s ả n

xu ấ t v ớ i s ố

l ượ ng c ự c

l ớ n m ớ i

C • Các cell là Flip-Flop, gate,

ho ặ c b ộ x ử

lý ñ ã ñượ c

ñị nh ngh ĩ a

tr ướ c, ñượ c tái s ử d ụ ng

l ạ i,

• S ả n xu ấ t

v ớ i s ố

l ượ ng 100k

s ả n ph ẩ m/

n ă m

ic • Dcông nghựa trênệ

ROM/PROM,

c ấ u t ạ o ch ỉ

g ồ m các l ớ p

c ổ ng AND, OR và

m ộ t s ố Flip Flop

• S ả n ph ẩ m khá ñơ n gi ả n

v ớ i kho ả ng 1K gate.

• S ả n xu ấ t ñơ n

l ẻ ñượ c

y • Các trans tạo

s ẵ n th ả nh

m ả ng, và nhà thi ế t k ế

th ự c hi ệ n

vi ệ c t ạ o các liên k ế t n ố i

gi ữ a chúng

b ằ ng cách

s ử d ụ ng các

th ư vi ệ n cell

và CAD.

• S ả n xu ấ t ñơ n

l ẻ ñượ c.

FPGA CPLD

Trang 4

FPGA, PLD,

ñược bởi

1/4

Phát sinh thứ1:

lớn

thống

Đểkiểm tra thiết kế, người kĩsưbuộc phảiñặt

thời gian, và tiền bạc

2/4

gian và tiền bạc

3/4

lượng thấp, nhưng tổng nhu cầu thì rất lớn

Trang 5

Hệquả: Chân trời mới

S ả n xu ấ t nh ỏ

T ố i ư u tính n ă ng Chi phí ch ế t ạ o th ấ p

S ả n xu ấ t l ớ n

T ốiưu tốcñộ, năng

l ượ ng … Chi phí ch ế t ạ o l ớ n

1/2

Flexibility &

Expandability 31%

Best Performance (thoughput speed) 15%

Lowest Cost 17%

Lowest

Power

3%

Complete Solution 18%

Quality,

Reliability

9%

Easiest to

use 4%

Other 3%

Nguyên nhân sử dụng chip ASIC prototyping

1/2

Hard IP Hard IP Soft IP Soft IP Others

EDA Tools

Platform-based

Application specific integration platform

EDA Tools

Derivative

Hard IP Others

Tools

Trang 6

Intel Core i7 die

RAM, ROM, PLA, PAL

Input: Đị a ch ỉ Output: Giá tr ị Giá tr ị = f( Đị a ch ỉ )

y = f(x)

Định dạng
Số trang	6
Dung lượng	1,69 MB