Bài tập nộp số 3 kỹ thuật điện tử số

BÀI TẬP SỐ 3 Đề bài Thiết kế bộ đếm 4 bit Q Q Q Q 3 2 1 0 theo trình tự đếm theo cách biểu diễn thập phân như sau: 1,6,2,8,15,0,3,1.. bằng các cách thức sau đây 1) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop bằng 4 kết hợp với mạch mã hóa (dùng JK-FF, Clk theo sườn dương, các chân Pr, Clr tích cực thấp, đấu nối theo phương thức Q ClK n n  1 ). Vẽ giản đồ xung của Q Q Q Q 3 2 1 0 ? 2) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop nhỏ nhất kết hợp với mạch mã hóa ( dùng T-FF, Clk theo sườn dươn g, các chân Pr, Clr tích cực cao, đấu nối theo phương thức Q ClK n n  1 ) 3) Sử dụng bộ đếm song song với số Flip Flop bằng 4 (dùng RS FF). Vẽ giản đồ xung của Q Q Q Q 3 2 1 0 ? 4) Sử dụng kết hợp bộ đếm song song (với số Flip Flop nhỏ nhất) và mạch mã hóa (dùng D FF) 5) Sử dụng các IC chuyên dụng: 01 IC 74190, 04 IC 74154 và các cổng logic cơ bản 6) Mô phỏng và chứng minh hoạt động của bộ đếm theo một trong các phương pháp trên bằng phần mềm (Proteus hoặc Multisim)

Trang 1

TRƯỜNG ĐẠI HỌC KỸ THUẬT CÔNG NGHIỆP

Trang 2

NHẬN XÉT CỦA GIÁO VIÊN

Thái Nguyên, ngày…tháng…năm 2019

GIÁO VIÊN (Ký ghi rõ họ tên)

Trang 3

CHƯƠNG 3 BÀI TẬP SỐ 3

Đề bài

Thiết kế bộ đếm 4 bit Q Q Q Q theo trình tự đếm theo cách biểu diễn thập 3 2 1 0

phân như sau: 1,6,2,8,15,0,3,1 bằng các cách thức sau đây

1) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop bằng 4 kết hợp với mạch

mã hóa (dùng JK-FF, Clk theo sườn dương, các chân Pr, Clr tích cực thấp, đấu nối theo phương thức Q n ClK n1) Vẽ giản đồ xung của Q Q Q Q ?3 2 1 0

2) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop nhỏ nhất kết hợp với mạch

mã hóa ( dùng T-FF, Clk theo sườn dươn g, các chân Pr, Clr tích cực cao, đấu nối theo phương thức Q nClK n1)

3) Sử dụng bộ đếm song song với số Flip Flop bằng 4 (dùng RS FF) Vẽ giản đồ xung của Q Q Q Q ?3 2 1 0

4) Sử dụng kết hợp bộ đếm song song (với số Flip Flop nhỏ nhất) và mạch mã hóa(dùng D FF)

5) Sử dụng các IC chuyên dụng: 01 IC 74190, 04 IC 74154 và các cổng logic cơ bản

6) Mô phỏng và chứng minh hoạt động của bộ đếm theo một trong các phương pháp trên bằng phần mềm (Proteus hoặc Multisim)

Trang 4

Bài làm

1) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop bằng 4 kết hợp với mạch

mã hóa (dùng JK-FF, Clk theo sườn dương, các chân Pr, Clr tích cực thấp, đấu nối theo phương thức Q n ClK n1) Vẽ giản đồ xung của Q Q Q Q ?3 2 1 0

Từ trình tự đếm theo cách biểu diễn thập phân là 1,6,2,8,15,0,3,1 ta có thể

Bước 1: Xây dựng bộ đếm có cấu trúc nối tiếp dùng JK-FF

Để JK FF có thể được sử dụng với vai trò đếm trong bộ đếm nối tiếp Ta phảichuyển cấu trúc JK-FF về dạng tương đương với T-FF như Hình 3 1

Hình 3.1 Cách mắc JK trong bộ đếm nối tiếp

Do FF có Clk theo sườn dương, đấu nối theo phương thức Q n ClK n1nên đây

sẽ là bộ đếm lùi

Giả sử trạng thái đầu ra của bộ đếm này là X X X X có trình tự đếm theo cách3 2 1 0

biểu diễn thập phân là 0,1,2,3,4,5,6,0  Như vậy, bộ đếm có modul là 7, có thể giảđịnh trạng thái đầu của bộ đếm là X X X X3 2 1 0 0000, trạng thái cuối là

Trang 5

vào các chân Pr và Clr (Do các chân này tích cực mức thấp nên ta chọn Z=0 khi trạngthái bộ đếm là X X X X3 2 1 0 1001 và bằng 1 với các trạng thái khác trong dãy đếm, cáctrạng thái còn lại là X ) Bảng trạng thái của Z được mô tả như sau:

Trang 6

Hình 3.2.Sơ đồ cấu trúc bộ đếm lùi tuần tự modul 7

Hình 3.3 Giản đồ xung của các đầu ra bộ đếm lùi tuần tự modul 7

Bước 2: Xây dựng mạch mã hóa

Mục đích của mạch này là chuyển đổi các trạng thái đếm lùi tuần tự từ 15, 14, 13,

12, 11, 10, 0, 15…về đúng theo thứ tự đếm 2,6,1,8, 4,9,3, 2  như đề bài yêu cầu Theotrình tự thiết kế bài toán logic tổ hợp ta có

4

Trang 7

 Xác định đầu vào ra của bộ giải mã

Bốn đầu vào bộ giải mã là X X X X , bốn đầu ra là 3 2 1 0 Q Q Q Q3 2 1 0

 Tối giản theo phương pháp bài Karnaugh

Sử dụng phần mềm logisim ta có kết quả tối giản của các trạng thái ra Q Q Q Q3 2 1 0

như Hình 3 4

 Vẽ sơ đồ nguyên lý của mạch

Trang 8

Cũng trên logisim ta xác định được sơ đồ nguyên lý mạch mã hóa như Hình 3

5 Sơ đồ tổng thể của bộ đếm nối tiếp cần thiết kế trong Hình 3 6, giản đồ xung củacác đầu ra Q Q Q Q trong Hình 3 7.3 2 1 0

Hình 3.4 Kết quả tối giản đầu ra mạch mã hóa theo phương pháp Karnaugh

6

Trang 9

Hình 3.5 Sơ đồ nguyên lý của mạch mã hóa

5V

X1 2.5V

X2 2.5V

X3 2.5V

74HC10D_6V

DCD_HEX

C Q T

1

F

Q3

Q2 Q1 Q0

Hình 3.6.Sơ đồ cấu trúc bộ đếm nối tiếp cần thiết kế

Trang 10

Hình 3.7 Giản đồ xung của các đầu ra Q Q Q Q3 2 1 0

8

Trang 11

2) Sử dụng bộ đếm có cấu trúc nối tiếp với số Flip Flop nhỏ nhất kết hợp với mạch mã hóa ( dùng D-FF, Clk theo sườn dương, các chân Pr, Clr tích cực cao, đấu nối theo phương thức Q n ClK n1)

Từ trình tự đếm theo cách biểu diễn thập phân là 2,6,1,8,4,9,3,2  ta có thể thấy:

- Thứ tự đếm không liên tục

- Số trạng thái đếm là 7

Do đó, để thiết kế được bộ đếm theo yêu cầu bài ra ta cần thực hiện qua hai bướcchính như sau:

Bước 1: Xây dựng bộ đếm có cấu trúc nối tiếp dùng D-FF

Để D FF có thể được sử dụng với vai trò đếm trong bộ đếm nối tiếp Ta cũngphải chuyển cấu trúc D-FF về dạng tương đương với T-FF như Hình 3 8

~Q RESET CLK SET

Hình 3.8 Cách mắc D FF trong bộ đếm nối tiếp

Do FF có Clk theo sườn dương, đấu nối theo phương thức Q n ClK n1nên đây

sẽ là bộ đếm tiến Số lượng D FF tối thiểu cần thiết sẽ là 3

Giả sử trạng thái đầu ra của bộ đếm này là X X X có trình tự đếm theo cách2 1 0

biểu diễn thập phân là 0,1,2,3,4,5,6,0  Như vậy, bộ đếm có modul là 7, có thể giảđịnh trạng thái đầu của bộ đếm là X X X2 1 0 000, trạng thái cuối là X X X2 1 0 110,

trạng thái không mong muốn cần phải chuyển về trạng thái đầu là X X X2 1 0 111 Gọi

Z là hàm xác định trạng thái không mông muốn để tác động vào các chân Pr và Clr(Do các chân này tích cực mức cao nên ta chọn Z=1 khi trạng thái bộ đếm là

Trang 12

2 1 0 111

X X X  và bằng 0 với các trạng thái khác trong dãy đếm) Bảng trạng thái của

Z được mô tả như sau:

Từ kết quả trên, ta thu được cấu trúc bộ đếm tiến modul 7 như Hình 3 9 Giản

đồ xung của các đầu ra bộ đếm tiến modul 7 được thể hiện trong Hình 3 10Hình 3 3

10

Trang 13

D Q

~Q RESET CLK

SET

D Q

~Q RESET CLK

SET

D Q

~Q RESET CLK SET

Hình 3.9.Sơ đồ cấu trúc bộ đếm lùi tuần tự 3 bit modul 7 dùng D-FF

Hình 3.10 Giản đồ xung của các đầu ra bộ đếm lùi tuần tự 3 bit modul 7 dùng D-FF

Mục đích của mạch này là chuyển đổi các trạng thái đếm tiến tuần tự từ 0, 1, 2, 3,

4, 5, 6,0…về đúng theo thứ tự đếm 2,6,1,8, 4,9,3, 2  như đề bài yêu cầu Theo trình tựthiết kế bài toán logic tổ hợp ta có

Bốn đầu vào bộ giải mã là X X X , bốn đầu ra là 2 1 0 Q Q Q Q3 2 1 0

 Xây dựng bảng chân lý

Trang 14

 Tối giản theo phương pháp bài Karnaugh

như Hình 3 11

12 Sơ đồ tổng thể của bộ đếm nối tiếp cần thiết kế trong Hình 3 13, giản đồ xungcủa các đầu ra Q Q Q Q trong Hình 3 14.3 2 1 0

12

Trang 15

D Q

~Q RESET CLK

SET

D Q

~Q RESET CLK

SET

D Q

~Q RESET CLK SET

X2

Q3

Q2 Q1 Q0

Trang 16

Hình 3.13.Sơ đồ cấu trúc bộ đếm nối tiếp cần thiết kế

3) Sử dụng bộ đếm song song với số Flip Flop bằng 4 (dùng RS FF) Vẽ giản đồ xung của Q Q Q Q ?3 2 1 0

Để thực hiện bài toán này, ta tiến hành 5 bước cơ bản trong thiết kế bộ đếm songsong như sau:

 Bước 1: Từ phát biểu bài toán xác định số FF sử dụng và dãy đếm

Thứ tự đếm là Q Q Q Q3 2 1 0 0010,0110,0001,1000,0100,1001,0011,0010  , số

FF cần dùng theo đề bài yêu cầu là 4

 Bước 2: Lập bảng chuyển trạng thái chỉ rõ mối quan hệ giữa trạng thái hiện tại Q và i

trạng thái kế tiếp Q i' (dựa vào dãy đếm)

Do thứ tự đếm theo thập phân là 2,6,1,8,4,9,3,2  , Bảng chuyển trạng thái như sau:

Trang 17

của từng FF (dựa vào bảng đầu vào kích của FF).

Từ bảng đầu vào kích của RS-FF là:

của từng FF như sau:

Trang 18

Thực hiện tối giản trên phầm mềm Logisim ta có kết quả như trên Hình 3 15.

Sơ đồ logic đấu nối ngõ vào các FF theo trạng thái đếm được cho trong Hình 3 16

 Bước 5: Thực hiện sơ đồ logic

Sơ đồ cấu trúc bộ đếm thể hiện trong Hình 3 17 Giản đồ của các trạng thái đếmtheo thời gian được biểu diễn trong Hình 3 18

16

Trang 19

Hình 3.15 Kết quả tối giản ngõ vào các FF theo phương pháp Karnaugh

Trang 20

Hình 3.16 Sơ đồ logic đấu nối ngõ vào các FF theo trạng thái đếm

FF3

~Q R RESET CLK SET

FF2

~Q R RESET CLK SET

FF1

~Q R RESET CLK SET

FF0

~Q R RESET CLK SET

4) Sử dụng kết hợp bộ đếm song song (với số Flip Flop nhỏ nhất- dùng T FF) và mạch mã hóa

Để thiết kế được bộ đếm theo yêu cầu bài ra ta cần thực hiện qua hai bước chínhnhư sau:

Bước 1: Xây dựng bộ đếm có cấu trúc song song dùng T-FF

18

Trang 21

Do bộ đếm có 7 trạng thái đếm nên số T-FF nhỏ nhất cần dùng là 3 Giả sử trạngthái đầu ra của bộ đếm này là X X X có trình tự đếm theo cách biểu diễn thập phân là2 1 0

Làm theo các bước cơ bản trong thiết kế bộ đếm song song ta có

 Từ phát biểu bài toán xác định số FF sử dụng và dãy đếm

Thứ tự đếm là X X X2 1 0 000,001,010,011,100,101,110,100  , số FF cần dùng

theo đề bài yêu cầu là 3

 Bước 2: Lập bảng chuyển trạng thái chỉ rõ mối quan hệ giữa trạng thái hiện tại Q và i

trạng thái kế tiếp Q i' (dựa vào dãy đếm)

Do thứ tự đếm theo thập phân là 0,1,2,3,4,5,6,0  , Bảng chuyển trạng thái như sau:

của từng FF (dựa vào bảng đầu vào kích của T- FF)

Từ bảng đầu vào kích của T-FF là:

STT Q Q' T

Trang 22

của từng FF như sau:

Thực hiện tối giản trên phầm mềm Logisim ta có kết quả như trên Hình 3 19

Sơ đồ logic đấu nối ngõ vào các FF theo trạng thái đếm được cho trong Hình 3 20

20

Trang 23

Hình 3.19 Kết quả tối giản ngõ vào các FF theo phương pháp Karnaugh

 Bước 5: Thực hiện sơ đồ logic

Sơ đồ cấu trúc bộ đếm thể hiện trong Hình 3 21 Giản đồ của các trạng thái đếmtheo thời gian được biểu diễn trong Hình 3 22

Hình 3.20 Sơ đồ logic đấu nối ngõ vào các FF theo trạng thái đếm

FF1

~Q RESET CLK SET

FF0

~Q RESET CLK SET

Trang 24

Hình 3.21 Sơ đồ cấu trúc bộ đếm

Mục đích của mạch này là chuyển đổi các trạng thái đếm tiến tuần tự từ 0, 1, 2, 3,

4, 5, 6,0…về đúng theo thứ tự đếm 2,6,1,8, 4,9,3, 2  như đề bài yêu cầu Theo trình tựthiết kế bài toán logic tổ hợp ta có

Trang 25

như Hình 3 23

24 Sơ đồ tổng thể của bộ đếm nối tiếp cần thiết kế trong Hình 3 25, giản đồ xung củacác

đầu ra Q Q Q Q trong Hình 3 26.3 2 1 0

Trang 26

5V

V

X1 X3

X2

Q3

Q2 Q1 Q0

FF1

~Q RESET CLK SET

FF0

~Q RESET CLK SET

Hình 3.25.Sơ đồ cấu trúc bộ đếm song song cần thiết kế

5) Sử dụng các IC chuyên dụng: 01 IC 74190, 04 IC 74152 và các cổng logic cơ bản

Để thỏa mã yêu cầu của bài toán thiết kế, ta thực hiện theo hai bước như sau:

24

Trang 27

theo yêu cầu Hình 3 27 minh họa đặc tính và chức năng các chân của IC 7490.

Hình 3.27 Cấu trúc và đặc tính chân linh kiện của IC 7490

Chức năng của từng chân như sau:

- Vcc là chân cấp nguồn 5V

- GND là chân cấp nguồn Mass

- Q0 đến Q3 là đầu ra của bộ đếm mã BCD

- CP là ngõ vào cấp xung Clock cho mạch đếm

- CE là ngõ cho vào tích cực luôn đặt ở mức logic 0

- U/D : Chân cấu hình cho đếm lên hay đếm xuống Nếu đếm lên thì mức 0 vàđếm lùi là 1

- PL là ngõ đầu vào thiết lập trạng thái đầu cho mạch đếm : PL = 0 ; Qi = Ai(i=0,1,2,3)

- A0 đến A3 là các đầu vào dữ liệu

- TC và RC là hai ngõ ra dùng để kết nối liên tầng giữa hai con 74LS190

Từ đặc tính của IC 74LS190 ta có thể thiết kế mạch đếm tiến modul 7 theo trình

tự X X X2 1 0 000,001,010,011,100,101,110,100  như yêu cầu Ở đây, chân U/D nối

đất cho phép bộ đếm tiến Trạng thái X X X2 1 0 111 sẽ được xác định nhờ cổng

Trang 28

NAND ba đầu vào và đưa về chân LOAD làm IC chỉ đếm từ vị trí ABCD=0000 (đãnối đất trước) đến 6 (Xem Hình 3 28).

U1 74LS190D

đề bài yêu cầu Theo trình tự thiết kế bài toán logic tổ hợp ta có

Trang 30

Các file minh họa trên phần mềm multisim được gửi kèm theo thư mục hướngdẫn Các kết quả mô phỏng cũn được thể hiện trên các hình vẽ sau: Hình 3 6, Hình

3 13, Hình 3 17, Hình 3 25

28

Tiêu đề	Bài Tập Nộp Số 3 Kỹ Thuật Điện Tử Số
Tác giả	Chu Văn Cường
Người hướng dẫn	TS. Nguyễn Phương Huy
Trường học	Trường Đại Học Kỹ Thuật Công Nghiệp
Chuyên ngành	Kỹ Thuật Điện Tử
Thể loại	bài tập
Năm xuất bản	2019
Thành phố	Thái Nguyên

Định dạng
Số trang	30
Dung lượng	3,73 MB