Câu 1 1,5 điểmCho mạch logic như hình vẽ... Câu 2 1,5 điểm Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic 0 tích cực thấp, thiết kế bộ đếm nối tiế
Trang 1Câu 1 (1,5 điểm)
Cho mạch logic như hình vẽ Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C Biết rằng giá trị ban đầu ngõ ra Q của chốt D và Flip Flop D đều bằng 1.
Điểm
SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CĨ 7 TRANG
ĐỀ THI HK 1 (2009 – 2010)
Mơn: Kỹ thuật số Thời gian: 120 phút (SINH VIÊN KHƠNG ĐƯỢC SỬ DỤNG TÀI LIỆU)
HỌ TÊN: ……… MSSV: ……… NHĨM: ………
Q
D
CK
Q
Q
B
C
Y
Z
T
A
B
C
Y
Z
Trang 2Câu 2 (1,5 điểm)
Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực
logic 0 (tích cực thấp), thiết kế bộ đếm nối tiếp (bộ đếm bất đồng bộ) 3 bit Q AQBQC (Q C là LSB)
có giản đồ trạng thái như hình vẽ
Câu 3 (1,5 điểm)
Xác định giản đồ trạng thái của hệ tuần tự gồm 1 ngõ vào X và 2 T-FF Q1, Q0 như hình
vẽ
2
111
000
0
001 010
011
Q A Q B Q C
T
CK
Q
Q
T
CK
Q
Q X
CK
Trang 3Câu 4 (1,0 điểm)
Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 1 ngõ vào X và 1 ngõ ra Z Ngõ ra Z chỉ bằng 1 khi ngõ vào X nhận được chuỗi liên tục
1, 1, 0, 1 Hãy rút gọn bảng trạng thái.
Trang 4Câu 5 (2,0 điểm)
Cho hệ tuần tự có 1 ngõ vào X và 2 ngõ ra Z1, Z2 Hệ có 4 trạng thái A, B, C và D Với
phép gán trạng thái (mã hóa trạng thái) A: Q 1Q2 = 10, B: Q 1Q2 = 00, C: Q 1Q2 = 10 và D: Q 1Q2
= 11 Hãy thiết kế hệ bằng JK_FF và cổng logic hoặc D_FF và PLA (chỉ chọn 1 trong 2) Biết
rằng khi xung clock vào có cạnh xuống hệ sẽ chuyển trạng thái
4
A
01
11
D
0
0 0
1 1
Trang 5Câu 6 (1,0 điểm)
Cho hệ tuần tự có lưu đồ máy trạng thái (lưu đồ SM, giản đồ trạng thái như hình vẽ)
Xác định phương trình (hàm) trạng thái kế của các biến trạng thái Q +
1 , Q +
2 và phương trình
(hàm) ngõ ra Z 1, Z 2
0
0 1
S2 10 S1 11
Z1
S0 00 = Q 1 Q 2
X Z2
Z1, Z2
0 1
X X
Z1 11
ZX
= 1
01
1
HỌÏ TÊN: ……… MSSV: ……… … …… NHÓM: ………
Trang 6Câu 7 (1,0 điểm)
Một hệ tổ hợp có ngõ ra Z là số nhị phân 4 bit (z3 z2 z1 z0); có chức năng chọn 1 trong
4 mã nhị phân 4 bit ngõ vào: M, N, P hoặc Q phụ thuộc 2 ngõ vào điều khiển x1 và x0.
Viết mã VHDL thực hiện mạch này sử dụng component MUX 4 1 có khai báo ENTITY:
Gợi ý: - Mỗi ngõ ra z i chọn 1 trong 4 ngõ vào m i , n i , p i , q i
- Các ngõ vào và M, N, P, Q và ngõ ra Z khai báo kiểu STD_LOGIC_VECTOR.
6
0 0 d0
0 1 d1
1 0 d2
1 1 d3
ENTITY MUX4 IS
PORT (d0, d1, d2, d3: IN STD_LOGIC;
s1, s0: IN STD_LOGIC;
y: OUT STD_LOGIC);
END MUX4;
Trang 7Câu 8 (1,5 điểm)
Một mạch hoán đổi mạng 2 dây (2-input permutation network): có 2 ngõ vào a, b; ngõ
vào điều khiển c và 2 ngõ ra x, y Mạch có hoạt động như sau:
- Nếu c = 0 thì x = a và y = b.
- Nếu c = 1 thì x = b và y = a.
Hãy viết mã VHDL (sử dụng phát biểu Process) mô tả hoạt động của mạch.
Ngày 07 tháng 01 năm 2010