VI XỬ LÝ &CẤU TRÚC MÁY TÍNH ĐH CNKT ĐIỆN TỬ TRUYỀN THÔNG K5 Giảng viên: Kiều Xuân Thực Khoa Điện tử Đại học công nghiệp Hà Nội CHƯƠNG 4 BỘ NHỚ VÀ HỆ THỐNG LƯU TRỮ Nội dung: 1.. Bộ nhớ tr
Trang 1VI XỬ LÝ &
CẤU TRÚC MÁY TÍNH
ĐH CNKT ĐIỆN TỬ TRUYỀN THÔNG K5
Giảng viên: Kiều Xuân Thực Khoa Điện tử
Đại học công nghiệp Hà Nội
CHƯƠNG 4
BỘ NHỚ VÀ HỆ THỐNG LƯU TRỮ
Nội dung:
1 Tổ chức bộ nhớ của máy vi tính
2 Bộ nhớ trong
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
3 Bộ nhớ ngoài
1 Tổ chức bộ nhớ của máy VT
- Cấp 0: Tệp các thanh ghi (registers) bên trong bộ vi xử lý.
- Cấp 1: Cache sơ cấp L1 được tích hợp ngay trên bộ vi xử lý.
- Cấp 2: Cache thứ cấp L2 là bộ nhớ truy cập nhanh nhưng dung lượng nhỏ hơn bộ nhớ
chính, nằm bên ngoài vi xử lý.
- Cấp 3: Bộ nhớ chính được bộ vi xử lý đánh địa chỉ trực tiếp, chứa dữ liệu và các chương
trình hiện hành
- Cấp 4: Bộ nhớ ngoài, không được bộ vi xử lý đánh địa chỉ trực tiếp, bộ nhớ ngoài có dung
lượng rất lớn: ổ đĩa cứng DVD, Flash Disk, Memory Card
Trang 22 Bộ nhớ trong
(ROM, RAM)
riêng
hoặc 1 word (2 byte), hoặc double word (4 byte)
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
hoặc 1 word (2 byte), hoặc double word (4 byte)
dữ liệu
5
12 13 14 15
4D 65 6D 6F
72 79 20 49
73 20 55 73
65 66 75 6C
0 0 0 0
VDD
VDD
A0
A1
A 2
A 3
D 0
D1
D2
D 3
D 4
D 5
D6
D 7
1 0 1 1 0 0 1 0
M
Bộ nhớ ROM (Read Only Memory)
nguồn điện
quản lý, điều khiển phần cứng của hệ thống
(thường được gọi là các chương trình hệ thống),
VD:chứa BIOS của máy tính, firmware của các
VD:chứa BIOS của máy tính, firmware của các
thiết bị điện tử, …
Các loại ROM
Ma trận diode
Chỉ đọc ra
2 n ô nhớ
n đường địa chỉ
Giải mã
11 10 01 00
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
PROM – Programable ROM - one-time PROM (OTP):
Ma trận diode nối tiếp cầu chì
Lập trình (Ghi) được 01 lần bằng cách đánh đứt các cầu chì
7
Hình 4.3 ROM dùng ma trận diode
m bit dữ liệu
(typically for 10 minutes or longer)
usual voltage applied
Theenduranceof most EPROM chips exceeds 1000
Theenduranceof most EPROM chips exceeds 1000 cycles of erasing and reprogramming.
Trang 3EEPROM – Electrically EPROM
Toshiba
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
Toshiba
EEPROM, and newer designs feature very high endurance (up to 1,000,000 cycles)
chip area, resulting in individual ICs with a capacity as
9
RAM (Random Access Memory)
thống
lên các tụ điện
SDRAM (Synchronous DRAM): SDR, DDR, DDR2 và DDR3.
SDR SDRAM (Single Data Rate SDRAM): 66, 100, và 133 MHz
DDR SDRAM (Double Data Rate SDRAM), thường được giới chuyên môn gọi tắt là "DDR“: tốc độ truyền tải gấp đôi SDR nhờ vào việc truyền
tải hai lần trong một chu kỳ bộ nhớ (tới 400MHz)
DDR2 SDRAM (Double Data Rate 2 SDRAM): thế hệ thứ hai của DDR,
có bus speed cao gấp đôi clock speed (tới 800MHz)
DDR 3 SDRAM (Double Data Rate III SDRAM): có tốc độ bus
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
DDR 3 SDRAM (Double Data Rate III SDRAM): có tốc độ bus 800/1066/1333/1600 Mhz
RDRAM (Rambus Dynamic RAM)
11
Ghép nối 8086 với các vi mạch nhớ
Trang 4VD1: Mạch giải mã địa chỉ cho 2716, địa chỉ
đầu FF800h
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
13
M/IO = 1
A11= … = A19= 1
BT1: Xây dựng mạch giải mã địa chỉ cho
2764, địa chỉ đầu DE000h
BT2: Xây dựng mạch giải mã địa chỉ cho
27256, địa chỉ đầu 80000h
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering
27256, địa chỉ đầu 80000h
15
VD2: TK bộ nhớ 4Kx16, ĐCĐ 7C000H
từ RAMs 4Kx8
1 Số VM RAM cần dùng
2 XĐ Địa chỉ cuối của bộ nhớ
3 XĐ Đường dây địa chỉ nối trực tiếp vào RAMs
4 Điều kiện 02 VM được
4 Điều kiện 02 VM được phép hoạt động
Trang 5VD3: Phân tích mạch ghép nối bộ nhớ
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering 17
VD4: Phân tích mạch ghép nối bộ nhớ
D7 VCC
D0 A0 A19
9 7 5 3 25
11 13 16 18
A0 A2 A4 A6 A8
O0 O2 O4 O6
D0 10
9 7 5 3 25
11 13 16 18
A0 A2 A4 A6 A8
D0 D2 D4 D6
D0 D7 A0
A15
74LS138
1 3
15 13 11 9 6
5
A C Y0 Y2 Y4 Y6
G1 G2A
A0
D7 A14
A18
2764
24 23 2 22
1 20
A8 A10 A12 OE PGM
VPP CE
A17
A19
VCC
6225 6
24 23 2 26 1
20 22
28
A8 A10 A12 A14
CE
OE WE
VCC
AND4
1
2 4
A12
74LS138
/WR
NAND4
1 2
4
A16
/RD
A13
74LS138
1 3
15 13 11 9 6
5
A C Y0 Y2 Y4 Y6
G1 G2A
D0 A0 10
9 7 5
11 13 16 18
A0 A2 A4
O0 O2 O4
A16
D0 D7 A15
VCC A14
A0 A19
2
10 9 7 5
11 13 16 18
A0 A2 A4
D0 D2 D4
VD5: Phân tích mạch ghép nối bộ nhớ
HANOI UNIVERSITY OF INDUSTRY Faculty of Electronic Engineering 19
D7 A18
ROM 1
4 25 21 2
18
22
1 20
A5 A7 A9 A10 A12
O5 O7
OE PGM
VPP CE
A12 A19
1
2 3 A16
1
2 3
/RD A12
/RD
/CE ROM2
A13
D7
OR5
1 2
4 6
ROM 3
4 25 21 2 26
1
18
20 22
A5 A7 A9 A10 A12
VPP
D5 D7
CE
OE PGM
IO-/ M A17
A7
VD5: Phân tích mạch ghép nối bộ nhớ
10 9 8 7 6 5 4 3 25 24
11 12 13 15 16 17 18 19
A0 A1 A2 A3 A4 A5 A6 A7 A8
D0 D1 D2 D3 D4 D5 D6 D7 74LS138
1 2 3
15 14 13 12 11 10 9 7
6 4 5
A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
G1 G2A G2B
VCC
D0
D7
A15 A13
AND2
D0 .D7 A0
A14
A0 A0 .A1 9
10 9 8 7 6 5 4 3 25 24
11 12 13 15 16 17 18 19
A0 A1 A2 A3 A4 A5 A6 A7 A8
D0 D1 D2 D3 D4 D5 D6 D7
D7 D0
62256
24 21 23 2 26 1
20 22 27 28
A9 A10 A11 A12 A13 A14
CE OE
W E
VCC
A14
AND4 74LS138
/WR A17
AND2
A13 /RD
NAND4
/RD A19
A18
VCC
27128
24 21 23 2 26
1 20 22 27
A9 A10 A11 A12 A13
VPP CE OE
PG M
A16
Trang 6 Làm các BT cuối chương 4 của Giáo trình.
Đọc trước Chương 5 của Giáo trình.
Đoc chapter 9, tài liệu số 1
Đoc chapter 9, tài liệu số 1
