Digital system lab report lab 05

Mô phỏng mạch xây dựng mạch cộng toàn phần từ mạch cộng bán phần bằng CircuitMaker... Mô phỏng mạch cộng 4 bit bằng CircuitMaker 2.2.. - Sử dụng J-K FF tích cực mạch lên, tín hiệu đầu ra

FACULTY OF COMPUTER SCIENCE & ENGINEERING

Laboratory Manual

Digital Systems Experiment Lab 5

1 Design and simulate a Full Adder built from Half Adders in Logisim.

1.1 Thiết kế

- Sơ đồ mạch đơn giản:

Hình 1 Sơ đồ mạch đơn giản xây dựng Full Adder từ hai Half Adder

- Bảng sự thật (Truth Table) của sơ đồ mạch:

Cin B A A⨁B A.B Sum = A⨁B⨁Cin Cout = Cin(A⨁B)+A.B

1.2 Mô phỏng

Hình 2 Mô phỏng mạch xây dựng mạch cộng toàn phần từ mạch cộng bán phần bằng CircuitMaker

2 Design, simulate and implement a 4-bit Ripple Carry Adder using IC 7483 2.1 Mô phỏng

Hình 3 Mô phỏng mạch cộng 4 bit bằng CircuitMaker

2.2 Hiện thực mạch

Hình 3 Lắp mạch hiện thực cộng 4 bit bằng bằng IC 7483

2.3.Video kết quả:

https://drive.google.com/file/d/18 F2asXtN5pYaSarub6lgE0N32QF8cW/view?usp=sharing

3 Design, simulate and implement a MOD-10 Asynchronous UP Counter using J-K Flip flops (IC 7473).

3.1 Thiết kế

- Mạch đếm là mạch đếm lên bất đồng bộ từ 0 đến 9 (10 trạng thái - MOD 10- đếm theo modulus)

- Sử dụng J-K FF tích cực mạch lên, tín hiệu đầu ra lấy từ tín hiệu Q của các FF; nối Q’ của FF trước đó với tín hiệu CLK vào của FF sau

- Mạch đếm có 10 trạng thái, nên số FF cần dùng ít nhất là 4

Truth Table:

Reset QD QC QB QA

K-Map Reset = QD.(QB+QC)

QD.QC QB.QA 00 01 11 10

3.2 Mô phỏng

Hình 4 Mô phỏng mạch mạch đếm lên bất đồng bộ MOD-10 bằng CircuitMaker

3.3 Hiện thực mạch

- Do sử dụng IC 7473, chứa J-K FF tích cực mạch xuống, nên nối Q của FF trước với CLK input của FF sau Tín hiệu đầu ra vẫn là Q và Reset = QB’.QC’+QA’

Hình 5 Lắp mạch hiện thực cộng 4 bit bằng bằng IC 7483

3.4 Video kết quả:

https://drive.google.com/file/d/18-Twka9BfkqhPPEMZLp8U2bSTLHiNgXN/view?usp=sharing

4 What is the difference between asynchronous and synchronous counter? Asynchronous counter (mạch đếm

không dồng bộ)

Synchronous counter (mạch đếm

đồng bộ)

Chỉ có một flip flop được nối trực tiếp với

tín hiệu CLK ngoài

Mỗi flip flop đươc nối trực tiếp với tín hiệu CLK ngoài

Tín hiệu CLK đầu vào của mỗi flip flop

không phải do cùng một tín hiệu CLK điều

khiển

Tất cả các flip flop trong mạch đếm đều cùng thay đổi trạng thái cùng một lúc với tín hiệu CLK ngoài

Hạt động với tốc độ chậm hơn nhiều so với

mạch đếm đồng bộ

Hoạt động được với tín hiệu có tần số lớn hơn nhiều so với mạch đếm không đồng bộ Mạch logic đơn giản kể cả với mạch đếm

có số MOD lớn

Thiết kế đòi hỏi mạch logic phức tạp tỉ lệ thuận với số MOD của mạch

Độ trễ của flip flop trước không cộng dồn

vào độ trễ của flip flop kế tiếp

Độ trễ của flip flop trước cộng dồn vào độ trễ của flip flop kế tiếp, nên độ trễ của toàn

bộ mạch đếm lớn

5 What is the procedure to design a synchronous counter?

- Bước 1: Xác định số lượng FF cần thiết để xây dụng mạch đếm Một mạch đếm đồng

bộ với n FF có thể đếm được 2 n-1 trạng thái

- Bước 2: Xây dựng chuỗi chuyển trạng thái (State Transistion Diagram)

- Bước 3: Xây dựng bảng chân trị trạng thái (State/Excitation Truth Table)

- Bước 5: Thiết kế mạch đếm bất đồng bộ.