5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS Ứng dụng của mạch chốt: Mạch chống dội Sự dội Trạng thái ngõ ra của mạch logic có thể thay đổi nhiều lần trước khi ổn định ở trạng thái ta mong muốn.. F
Trang 2NỘI DUNG CHÍNH:
NỘI DUNG CHÍNH:
Trang 3KHÁI QUÁT:
Mạch số được chia ra làm 2 loại lớn:
Mạch tuần tự (Sequential circuit)
Mạch tổ hợp (Combinational circuit)
Trạng thái trước
đó
Trạng thái ngõ vào
•Tính nhớ
•Tính đồng bộ
Trang 45.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
S R
Trang 65.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
Ứng dụng của mạch chốt:
Mạch chống dội
Sự dội
Trạng thái ngõ ra của mạch logic có thể thay đổi nhiều lần trước khi ổn định ở trạng thái ta mong muốn
• Mạch dùng nút nhấn,
nút bật
• Mạch logic có công
tắc ấn tương đối xa
Trang 75.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
2 Ứng dụng của mạch chốt:
Mạch chống dội
Cay Viet.swf
Trang 85.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
2 Ứng dụng của mạch chốt:
Dao động tạo sóng vuông:
3 điện trở và 2 tụ điện được lắp thêm vào Điện trở phải được chọn ở trạng thái sao cho trạng thái 2 cổng khác 0 mà ở trong vùng tuyến tính (giữa 0.9V và 1.6V đối với TTL) để
sự nạp xả điện của 2 tụ sẽ khiến cho các ngõ vào chuyển mạch giữa mức logic “0” và
“1”.
Trang 9* Clock tác động ở mức cao
Trang 105.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
4 Flip Flop nảy ở mức cao hay mức thấp của đồng hồ:
Mức thấp
Cạnh xuống Mức cao
phân nữa chu kì T
Tính hiệu thực tế cho dù có thời tăng và thời giảm dầu nhỏ nhưng cũng khác 0 nên cạnh lên và cạnh xuống có một
độ dốc nào đó
τ
Trang 115.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
4 Flip Flop nảy ở mức cao hay mức thấp của đồng hồ:
S R
Q
Q
CK
Clock tác động ở mức cao :
Khi đông hồ ở mức cao:
thì ngõ vào thay đổi sẽ làm ngõ ra
Q
Q
CK
Trang 12 Flip flop JK dùng để khắc phục hiện tượng ngõ ra bất ổn (Q
và tạm thời ở cùng trạng thái) do cả S và R cùng ở mức cao
5.2 FLIP FLOP JK:
1 Cấu tạo mạch chốt:
Q
Trang 13 Flip flop JK có cấu tạo gồm flip flop RS có mắc thêm 2 cổng AND để tránh trạng thái cấm Do sự hồi tiếp của ngõ vào FF RS là S =J , R =KQ Mạch hoạt động theo bảng chân trị như hình vẽ sau:
5.2 FLIP FLOP JK:
1 Cấu tạo mạch chốt:
Q
Trang 145.2 FLIP FLOP JK:
Trang 15 Flip flop JK có đồng hồ tác động vào tầng đầu thay vì vào FF RS.
Trang 16 Để tránh sự đua vòng quanh, ta cấu tạo flip flop JK như sau:
Trang 17 Tầng tớ đổi trạng thái tức FF đổi trạng thái khi từ CK = 1 xuống
CK = 0 nên trong ký hiệu của FF chủ tớ, người ta thêm dấu
để biểu thị điều này Mạch FF chủ tớ được nảy bởi mức hay bởi xung
| |
| |
| |
J CK
Q5.2 FLIP FLOP JK:
3 Cấu tạo chủ tớ:
Trang 18Ta có thể tránh hiện tượng đua vòng quanh nếu xung đồng hồ hẹp
và đã cách làm cho flip flop chuyển mạch theo cạnh (sườn) (Edge triggered) thay vì theo mức
5.2 FLIP FLOP JK:
4 Flip Flop nảy bằng cạnh (sườn) của đồng hồ:
Trang 19CK Q0
0 1
0 0 1 1
Q CK
K J
FF 74LS109AN – JK Possitive Edge Triggered flip flop
Trang 20FF 74LS112AN – JK Negative Edge Triggered Flip flop
0 0 1 1
Q CK
R J
Trang 21 Mạch tạo cạnh dùng 1 cổng NOT và 1 cổng AND
Chính sự trì hoãn qua cổng NOT và AND đã tao nên 1 xung hẹp ở ngõ ra
CK 1
CK
1
↓
0 0
0
Trang 22Ở flip flop dạng nảy bằng cạnh của đồng hồ các ngõ vào
như S, C, J, K được gọi là ngõ vào đồng bộ (Synchronous
input) có nghĩa là sự tác động logic của các ngõ vào này xảy
ra đồng bộ với cạnh của đồng hồ
5.2 FLIP FLOP JK:
4 Flip Flop nảy bằng cạnh (sườn) của đồng hồ:
Trang 235.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Mục tiêu :
Hiểu cách cấu tạo nên Flip Flop D và Chốt D.
Hiểu cách hoạt động của Flip Flop D và Chốt D.
Trang 24 Khi nối 2 ngõ vào của Flip Flop RS hoặc JK với một ngõ vào
(ngõ vào D – viết tắt của “Data” or “Delay”), ta được Flip Flop
D
CK
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 261 Flip Flop D:
Cách hoạt động: (điều kiện – cạnh của đồng hồ đi lên)
Nếu D = 0(màu xanh = 0, màu đỏ = 1)
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 271 Flip Flop D:
Cách hoạt động: (điều kiện – cạnh của đồng hồ đi lên)
Nếu D = 1(màu xanh = 0, màu đỏ = 1)
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 28Delay ).
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 291 Flip Flop D:
Dạng sóng của Flip Flop D:
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 30Điều khác biệt với Flip Flop D là: Ngõ vào đồng hồ
CK (D Flip Flop) được thay bởi ngõ vào cho phép
Enable (D Latch)
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 315.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 332 Chốt D:
Giải thích cách hoạt động: (E = 1)
Nếu D = 0: (màu xanh = 0, màu đỏ = 1)
E 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 342 Chốt D:
Ứng Dụng
Lưu trữ dữ liệu tạm thời
Đáp ứng nhu cầu logic rất cần thiết được ứng dụng trong nhiều lĩnh vực chính như: điều khiển (remote), máy tính (computer),…
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 353 Ký hiệu IEEE/ANSI của flip flop:
Trang 363 Ký hiệu IEEE/ANSI của flip flop:
Q
Q
CL CK
PR
S J
Flip Flop D
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
Trang 373 Ký hiệu IEEE/ANSI của flip flop:
Trang 385.4 IC FLIP FLOP TTL – ĐẶC TÍNH KỸ THUẬT
5.4 IC FLIP FLOP TTL – ĐẶC TÍNH KỸ THUẬT
1 Một số Flip Flop TTL
Trang 40Điều kiện hoạt động khuyến cáo
Thuật
Trang 42) 400 ,
8 0 ,
2 ,
75 4 (V cc= V V IH = V V IL= V I OH = − µA
) 8 ,
8 0 ,
2 ,
75 4
Trang 435.4 IC FLIP FLOP TTL – ĐẶC TÍNH KỸ THUẬT
Đặc tính chuyển mạch:
Trang 445.5 Flip Flop và chốt CMOS
Ngõ ra chuyển đổi trạng thái khi đồng
hồ chuyển từ mức cao xuống mức thấp hoặc từ mức thấp lên mức cao
Trang 455.5 Flip Flop và chốt CMOS
1 Mạch chốt CMOS
Trang 46Hình: Mạch Chốt dùng cổng truyền
Trang 475.5 Flip Flop và chốt CMOS
2 Flip Flop D CMOS
Nhận xét: là 2 cổng truyền T1, T4 được kích như nhau (CK vào P, vào N) và 2 cổng truyền T2, T3 được kích như nhau( CK vào P, CK vào N).
CK
Trang 48T 1
Hình: Mạch Flip Flop D dùng cổng truyền
Trang 49 Cấu tạo mạch của mạch FF JK phức tạp hơn mạch FF D
do có 2 ngõ Ở hình trên một cổng đảo của mỗi mạch chốt
cơ bản được đổi thành cồng NAND để có thêm ngõ vào Reset R
Một số mạch chốt và FF CMOS, cũng giống như các cổng CMOS, cũng gồm nhiều loạt như CD4000, MC14000,
74C, 74HC, 74HCT, v.v…
5.5 Flip Flop và chốt CMOS
3 Flip Flop JK CMOS
Trang 51 74HC/HCT 533, 563: tám chốt trong suốt đảo ra 3 trạng thái (Octal intering transparent latch 3- state output)
74HC/HCT 533, 563 là 8 chốt tốc độ cao chế tạo theo công nghệ CMOS cổng silicium, có công suất tiêu tán thấp và có thể thúc 15 tải TTL-LS Khi ngõ cho phép chốt (latch enable) LE ở cao dữ liệu vào ở D đến mạch ra, nếu ngõ cho phép ra (output enable) OE ở thấp dữ liệu sẽ ra ở
Q nhưng đảo lại (Q=D) Khi OE ở cao ngõ ra ở trạng thái trở kháng cao Khi ngõ LE ở thấp dữ liệu D ngay trước đó được chốt vào xem bảng sự thật
5.5 Flip Flop và chốt CMOS
4 Khảo sát một số IC Flip Flop và một số chốt CMOS
Trang 52L= mức thấp, H= mức cao, l= mức thấp trong 1 thời gian thiết lập trước chuyển tiếp cao xuống thấp của LE, h= mức cao trong 1 thời gian thiếp lập trước chuyển tiếp cao xuống thấp của LE, x= mức cao hoặc thấp, Z= trạng thái Z cao.
3 4 5
7 8
10
6
9
20 19 18 17 16 15 14 13 12 11
4 Khảo sát một số IC Flip Flop và một số chốt CMOS
5.5 Flip Flop và chốt CMOS
Sơ đồ chân và bảng chân thật của 74HC/HCT563
Trang 534 Khảo sát một số IC Flip Flop và một số chốt CMOS
5.5 Flip Flop và chốt CMOS
Sơ đồ của 1 chốt của 74CH/HCT563
Trang 544 Khảo sát một số IC Flip Flop và một số chốt CMOS
5.5 Flip Flop và chốt CMOS
Sơ đồ của 1 chốt của 74CH/HCT173
Trang 555.5 Flip Flop và chốt CMOS
Sau đây là một số Flip Flop D khác:
Trang 565.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
1 Mạch chia đôi tần sô (flip flop T):
Q
Q CK
S J
CK K
Flip flop JK mắc như flip flop T để thực hiện sự chia đôi tần số CK
Trang 575.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
2 Mạch báo động khi tia sáng bị cắt
Trang 585.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
3 Mạch đóng và tắt tín hiệu đồng hồ có chống dội
Hình: Mạch đóng và tắt tính hiệu đồng hồ có chống dội
Trang 59Hình: Mạch cho số nguyên xung đồng hồ ở ngõ ra.
Trang 605.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
4 Mạch phát hiện tuần tự của các dữ liệu:
Trang 615.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
5 Đếm:
Trang 625.6 ỨNG DỤNG CỦA FLIP FLOP VÀ CHỐT
6 Lưu dữ liệu song song:
Trang 635.7 MẠCH GHI DỊCH
Trang 64(register)
Trang 665.7 MẠCH GHI DỊCH
1 Sự hoạt động của ghi dịch:
Trang 675.7 MẠCH GHI DỊCH
Trang 68D/c phảiD/c tráiD/c phải + trái
2 Các loại ghi dịch:
Trang 73GHI DịCH 5 BIT
5.7 MẠCH GHI DỊCH
3 Khảo sát vài IC ghi dịch
Trang 745.7 MẠCH GHI DỊCH
3 Khảo sát vài IC ghi dịch
bảng sự thật của 7496
Trang 755.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
1 Ghi dịch CMOS:
Ghi dịch CMOS được cấu tạo từ flip flop CMOS , đây là các ghi dịch tĩnh ( Static shift register ), ngoài ra còn có ghi dịch động ( Dynamite shift register ) nhờ các
công nghệ MOS và CMOS
Trang 76 Ghi dịch CMOS có các loại như SR TTL( phần lớn là cùng mã số) như 74194/LS194/HC194/HCT194
Ngõ Clear thường được gọi là MR( Master Reset)
5.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
1 Ghi dịch CMOS:
Trang 77 Tương ứng 74164/LS164 của công nghệ lưỡng cực Mạch
có ngõ đồng hồ (CP) tác động lên, ngõ MR tác động ở mức thấp, và 2 ngõ dữ liệu nối tiếp DS1, DS2 (một trong
2 ngõ cho phép dữ liệu vào mạch hay không)
5.8 GHI DỊCH CMOS, KÝ HIỆU IEEE/ANSI
74HC164/HCT164: Ghi dịch 8bit vào nối tiếp ra song song
1 Ghi dịch CMOS:
Trang 785.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
Trang 79 Một số đặc điểm:
+ Số tỏa ra: Ngõ ra thường là 10 tải TTL-LS, ngõ ra thúc
bus là 15 tải TTL-LS
+ Khoảng nhiệt độ hoạt động: -40- đến 85OC
+ Trì hoãn truyền và các thời gian chuyển tiếp cân xứng
+ Loạt 74HC: Điện thế cấp điện VCC=2 đến 6v; độ miễn
nhiễu cao, NIL= NIH =30%VCC ở VCC=5V
+ Loạt 74HCT: Điện thế cấp điện VCC=4.5V đến 5.5
V;tương thích ở ngõ vào với TTL-LS: VIL=0.8V max,
VIH=2V max ; tương thích với ngõ vào TTL: I1< 1uA ở
Trang 81L L H H
h h l h
l l l h
h: mức cao ngay trước khi có cạnh lên của đồng hồ
l: mức thấp ngay trước khi có cạnh lên của đồng hồ
q: trạng thái ngõ vào ngay trước khi có cạnh lên của đồng hồ
Trang 82 IC 4731B gồm 4 ghi dịch giống nhau có chung nguồn
VCC và đất Mỗi ghi dịch gồm 64 tầng FF nối tiếp, ngõ
vào nối tiếp vào tầng đầu , ngõ ra nối tiếp là ngõ ra của
FF cuối cùng và ngõ vào đồng hồ đáp ứng ở cạnh xuống
Công dụng của ghi dịch là trì hoãn dữ liệu 64 chy kỳ
5.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
1 Ghi dịch CMOS:
4731B: Bốn ghi dịch 64 bit vào nối tiếp ra nối tiếp:
Trang 83 Ký hiệu IEEE/ANSI khác với ký hiệu thường, ví dụ ở
74164
Phần trên hai khuyết là phần điều khiển và phần dưới
được chia làm 8 vùng hẹp biểu thị 8bit
MR tác động ở mức thấp, CP( clock pulse) tác động ở
cạnh lên
Ở ngõ đồng hồ vào ghi dịch C1 ý nói đồng hồ này chỉ tác động lên FF có số 1 đi trước Dấu / sau C1 là để ly cách C1 với là cạnh tác động của đồng hồ
5.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
2 Ký hiệu IEEE/ANSI của ghi dịch:
Trang 84 Đồng hồ tạo sự dịch chuyển cho các bit dữ liệu đang lưu theo chiều Q0 đến Q7
Ở vùng đầu tiên của phần dưới 2 khuyết có 2 ngõ vào dữ liệu A,B và ngõ ra Q0 Dấu 1 để chỉ dữ liệu 1 các vùng khác giống như vùng đầu nên ko cần ghi ra => Đồng hồ tác động lên tất cả FF.
5.8 GHI DỊCH CMOS, KÝ HiỆU IEEE/ANSI
2 Ký hiệu IEEE/ANSI của ghi dịch:
Trang 855.9 ỨNG DỤNG GHI DỊCH
5.9 ỨNG DỤNG GHI DỊCH
Giới thiệu:
Trang 86 ứng dụng cơ bản và cung khá phổ biến cả SR lầ lưu trữ dữ liệu.SR n bit lưu trữ được n bit dữ liệu một thời gian mà chừng nào mạch còn được cung cấp điện
Dịch chuyển dữ liệu la khả năng cơ bản thứ
2.Dịch chuyển thì có dịch chuyển phải,dịch
chuyển trái,dịch chuyển vòng quanh.
5.9 ỨNG DỤNG GHI DỊCH
5.9 ỨNG DỤNG GHI DỊCH
1 Lưu trữ và dịch chuyển dữ liệu:
Trang 871 0 0 0 1 1 0 1
0 1 0 0 0 1 1 0
0 0 0 1 1 0 1 0 1
Trang 885.9 LƯU TRỮ VÀ DỊCH CHUYỂN DỮ LIỆU
2 Tạo ký tự hoặc dạng điều khiển:
Dùng để tạo tín hiệu (dạng sóng) tuần hoàn ra nối tiếp.
Thay đổi dạng sóng bằng cách thay đổi mã số nhị phân nạp vào ghi dịch,và thay đổi chu kỳ sóng bằng cách thay đổi tốc độ đồng hồ mà đối với các ghi dịch có thể từ 0 đến 200MHz
Trang 89MÁY TÍNH 1
Dữ liệu 8bit
Ghi dịch song song sang nôi tiếp
Ghi dịch nối tiếp sang song song
MÁY TÍNH 2
5.9 LƯU TRỮ VÀ DỊCH CHUYỂN DỮ LIỆU
3 Chuyển đổi dữ liệu từ nối tiếp sang song song và ngược lại:
