KỸ THUẬT XUNG-SỐ VVD-3

KỸ THUẬT XUNG-SỐ VVD

Chơng iV: Các mạch logic tổ hợp

Căn cứ vào đặc điểm và chức năng logic, ta phân loại mạch số thành hai loại chính:

1 Mạch tổ hợp (combinational circuits): là các mạch có giá trị ổn định của tín hiệu lối

ra ở một thời điểm bất kỳ chỉ phụ thuộc vào tổ hợp các giá trị đầu vào tại thời điểm đó Không phụ thuộc vào các đầu vào ở trạng thái trớc đó Đó là các loại mạch: Cổng logic cơ bản, các bộ số học, hợp kênh, phân kênh,

2 Mạch dãy (Sequential Circuits): Là các mạch có giá trị tín hiệu lối ra không chỉ phụ

thuộc vào các giá trị ở đầu vào ở thời điểm hiện tại mà còn phụ thuộc vào các giá trị đầu vào ở trạng thái trớc đó Mạch dãy là các phần tử nhớ, điển hình là các trigơ

4.1 Phơng pháp thiết kế các mạch logic tổ hợp

Với một mạch logic tổ hợp bất kỳ nếu cho trớc chức năng ta đều có thể thiết kế và thực hiện đợc Quá trình thiết kế bao gồm các bớc tiến hành nh sau:

1 Từ yêu cầu chức năng ta lập bảng chân lý cho hàm

2 Từ bảng chân lý suy ra phơng trình logic

3 Tối giản hoá hàm logic

4 Từ hàm logic tối giản thiết kế mạch thực hiện bằng các phần tử logic

Tuy nhiên, những bớc thiết kế trên đây không phải là bắt buộc áp dụng máy móc, mà nên đợc vận dụng linh hoạt theo tình huống cụ thể của thiết kế thực tế

Ví dụ : Thiết kế mạch so sánh 2 số nhị phân A và B có chức năng nh sau:

Nếu A =B thì lối ra G = 1; A ≠ B thì lối ra G = 0 (mạch so sánh bằng nhau)

a A và B là 2 số nhị phân 1 bit (mạch so sánh bằng nhau 1 bit):

- Bảng chân lý:

0 0 1 1

0 1 0 1

1 0 0 1

- Phơng trình logic:

53

g i =a i b i+a i b i =a i⊕b i (3.3.1)

- Phơng trình (3.3.1) đã đợc viết ở dạng tối giản rồi ta không cần phải rút gọn nữa Từ

ph-ơng trình logic ta có thể dùng nhiều sơ đồ để thực hiện hàm logic trên, tuỳ thuộc vào các phần tử logic cho trớc mà ta phải biến đổi phơng trình cho phù hợp Sơ đồ logic của bộ so sánh bằng nhau hai số nhị phân 1 bit dùng các cổng logic cơ bản đợc trình bày trên hình 4.1a và dùng cổng XNOR đợc cho trên hình 4.1b

b A và B là hai số nhị phân 4 bit (bộ so sánh bằng nhau 4 bit)

So sánh hai số nhị phân 4 bit A = a3 a2 a1 a0 và B = b3 b2 b1 b0, ta thấy rằng chỉ khi a3 =

b3, a2 = b2, a1 = b1, a0 = b0 thì A = B (G = 1), còn trong các trờng hợp khác thì A ≠ B (G = 0) vậy nếu gi (i = 0ữ3) là lối ra của các bộ so sánh 1 bit thì không cần lập bảng chân lý ta

có thể suy ra phơng trình logic của bộ so sánh 4 bit: G = g3 g2 g1 g0

Với g3 =a3 ⊕b3 ; g2 =a2 ⊕b2 ; g1 =a1 ⊕b1 ; g0 =a0 ⊕b0

Nh vậy: G =a3⊕b3 a2 ⊕b2 a1⊕b1 a0 ⊕b0

G = (a3⊕b3) + (a2⊕b2) + (a1⊕b1) + (a0 ⊕b0)

- Sơ đồ logic dùng cổng XNOR và AND cho ở hình 4.2a và dùng cổng XOR và NOR cho

ở hình 4.2b

 Bài tập

54

Hình: 4.1b

bi

i

ai

bi

Hình: 4.1a

gi

a3

b3

a

2

b2

a1

b1

a0

b

0

G

Hình 4 2a

a0

a3 b

3

a2

b2

a1 b

1

b0

G

Hình 4 2b

4.1 Thiết kế mạch kiểm tra mã BCD, nếu mã BCD là hợp lệ thì đầu ra ở mức logic thấp,

ngợc lại đầu ra ở mức logic cao

4.2 Các mạch logic tổ hợp thờng gặp

4.2.1 Bộ so sánh (Comparator)

Trong nhiều trờng hợp phải so sánh 2 số nhị phân A và B để chỉ ra đợc mối quan hệ giữa chúng: A > B, A < B hay A = B

a Bộ so sánh hai số nhị phân 1 bit

Có hai số nhị phân 1 bit ai và bi, từ yêu cầu đặt ra ta lập đợc bảng chân lý:

ai bi li ( ai > bi) gi ( ai = bi) mi ( ai < bi)

0

0

1

1

0 1 0 1

0 0 1 0

1 0 0 1

0 1 0 0

- Phơng trình logic:

i i

i

i b m b

g

i

i

- Sơ đồ logic đợc cho ở hình 4.3:

- Bài tập

4.2.Thiết kế bộ so sánh hai số nhị phân 1 bit.

a Chỉ dùng mạch NAND 7400

b Chỉ dùng mạch NOR 7402

b Bộ so sánh hai số nhị phân 4 bit

Cũng giống nh so sánh trong hệ thập phân, khi so sánh hai số nhị phân nhiều bit ta phải bắt đầu từ bit có trọng số cao nhất, chỉ khi nào bit có trọng số cao nhất bằng nhau thì mới tiếp tục so sánh đến bit có trọng số thấp hơn liền kề ý nghĩa trọng số khiến việc so sánh quyết định bởi số có trọng số lớn

55

Hình: 4.3

ai

bi

li

gi

mi

Giả sử có hai số nhị phân 4 bit: A = a3 a2 a1 a0 và B = b3 b2 b1 b0 Để xây dựng đợc sơ

đồ mạch sánh này, cần 4 mạch so sánh một bít và các mạch logic phụ trợ

Đầu tiên ta thực hiện so sánh 2 bit có trọng số lớn nhất a3 và b3:

Nếu a3 > b3 thì A > B

Nếu a3 < b3 thì A < B

Nếu a3 = b3 thì so sánh tiếp a2 với b2

Nếu a0 > b0 thì A > B

Nếu a0 < b0 thì A < B

Nếu a0 = b0 thì A = B

Quá trình trên có thể tóm tắt nh sau:

A>B ⇔ (a3>b3)+(a3=b3)(a2>b2)+(a3=b3)(a2=b2)(a1>b1) +(a3=b3)(a2=b2)(a1=b1)(a0>b0)

A<B ⇔ (a3 <b3)+(a3=b3)(a2<b2)+(a3=b3)(a2=b2)(a1<b1) +(a3=b3)(a2=b2)(a1= b1)(a0<b0)

A = B ⇔ (a3 = b3)(a2 = b2)(a1 = b1)(a0=b0)

- Từ đó ta có phơng trình logic:

L(A>B) = l3 + g3l2 + g3g2l1 + g3g2g1l0

G(A=B) = g3g2g1g0

M(A<B) = m3 + g3m2 + g3g2m1 + g3g2g1m0

Trong đó, L, G, M là các lối ra của bộ so sánh 4 bit và li, gi, mi với i =0ữ3 là các lối ra của các bộ so sánh 1 bit

- Sơ đồ logic: Dùng AND, OR với li, gi, mi (i = 0ữ3) đợc đa đến từ các bộ so sánh 1 bit

đ-ợc cho trên hình 4.4

c Bộ so sánh hai số nhị phân n bit

Để so sánh hai số nhị phân n bit ngời ta thực hiện nối tầng các bộ so sánh 4 bit Bộ so sánh 4 bit ở trên có thêm các đầu vào nối tầng đợc tích hợp dới dạng IC có tên là IC 7485 (IC 74HC85, IC 74LS85)

Ký hiệu của IC 7485 đợc cho trên hình 4.5

Khi nối tầng 2 bộ so sánh, đầu ra của bộ so sánh bit thấp (có trọng số nhỏ hơn) đợc nối

đến đầu vào nối tầng tơng ứng của bộ so sánh bit cao

56

g

3g2g

1g

0

G M

L

m

0

l3 l

2

l1 l

0

Hình: 4.4

M

l g m

a3a2 a1a0b3b2b1 b0

Đầu ra

Đầu vào

nối tầng

Đầu vào dữ liệu

Hình: 4.5

- Bảng chân lý:

a3>b3

a3<b3

a3=b

3-a3=b3

a3=b3

a3=b3

a3=b

3-a3=b3

a3=b3

a3=b3

a3=b3

X X

a2>b2

a2<b2

a2=b2

a2=b2

a2=b2

a2=b2

a2=b2

a2=b2

a2=b2

X X X X

a1>b1

a1<b1

a1=b1

a1=b1

a1=b1

a1=b1

a1=b1

X X X X X X

a0>b0

a0<b0

a0=b0

a0=b0

a0=b0

X X X X X X X X 1 0 0

X X X X X X X X 0 1 0

X X X X X X X X 0 0 1

1 0 1 0 1 0 1 0 1 0 0

0 1 0 1 0 1 0 1 0 1 0

0 0 0 0 0 0 0 0 0 0 1

- Phơng trình logic:

L = l3 + g3l2 + g3g2l1 + g3g2g1l0 + g3g2g1g0l

G = g3g2g1g0g

M = m3 + g3m2 + g3g2m1 + g3g2g1m0 + g3g2g1g0m

Trong đó:

i i

i i

b m

; b

g

;

i

i i i

i i i

a

b a a

b a l

=

+

=

=

với (i = 0 ữ 3) là các đầu ra của 4 bộ so sánh 1 bit

- Sơ đồ logic của IC 7485 đợc cho trên hình 4.6:

Ký hiệu NORAND:

57

m3

a3

b3

a2

b2

M(A<B)

b1

a0

b0

l a>b m a<b g a=b

l3

g3m2

g3l2

g3g2m1

g3g2l1

g3g2g1m0

g3g2g1l0

g3g2g1g0l

g3g2g1g0m

g3g2g1g0g

L(A>B)

G(A=B) Hình 4.6:Sơ đồ logic IC 7485

+

Khi so s¸nh 4 bit th× c¸c ®Çu vµo nèi tÇng l = m = 0, g = 1.

Khi so s¸nh h¬n 5 bit ta thùc hiÖn nèi tÇng tõ 2 bé so s¸nh 4 bit trë lªn §Çu vµo nèi tÇng cã nh·n trïng víi ®Çu ra

VÝ dô: So s¸nh 2 sè nhÞ ph©n 8 bit:

58

M

l g m

a7 a6 a5a4b7b6b5 b4

M

lg m

a3a2 a1a0b3b2b1 b0 5V

4.2.2 Bộ cộng hai số nhị phân- ALU(Adder logic unit)

a Bộ tổng bán phần (Half Adder - HA)

Thực hiện phép cộng hai bit nhị phân, mạch có 2

đầu vào ai và bi là các số hạng đợc cộng, 2 đầu ra là S

(tổng) và Ci (số nhớ sang bit có trọng số cao hơn)

- Bảng chân lý:

- Phơng trình logic:

i

i

i

i

b

a

C

bi

a

S

=

⊕

=

- Sơ đồ mạch và ký hiệu đợc cho

trên hình 4.7

Ta gọi bộ cộng bán phần (bộ bán tổng) vì riêng nó cha

thực hiện đợc phép cộng Ta phải dùng hai bộ bán tổng mới tạo ra đợc một mạch tính cộng

 Bài tập

4.3.Cho mạch NORAND 7451, mạch NAND 7400 và mạch NOR 7402 hình 5.8.

Hãy thiết kế bộ bán tổng:

a Chỉ dùng SN 7451 và SN 7400

b Chỉ dùng SN 7400

c Chỉ dùng SN 7402

b Bộ tổng toàn phần (Full Adder: FA)

Bộ tổng toàn phần có 3 lối vào A, B và Ci (Carry in), hai lối ra là tổng S và lối ra nhớ chuyển sang hàng sau Co (Carry out)

- Bảng chân lý:

- Hàm logic của FA:

i i o

i

BC AC AB C

C B A S

+ +

=

⊕

⊕

=

- Sơ đồ khối và mạch logic cho trên hình 4.9

Nếu Ci = 0 thì FA trở thành HA

59

0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 0 0 1 0 1 1

1 Bảng chân lý của FA

a

ib

iSC

i0 0 1 10 1 0 10 1 1 00 0 0 1Bảng chân lý của bộ cộng bán

phần

a3

Ci

HA

ai

Ci

bi

Hình 4.7: Sơ đồ mạch và ký hiệu của HA

S

Hình 5.8

 Bài tập:

4.4 Xây dựng mạch tổng toàn phần FA từ hai bộ bán tổng HA.

Gợi ý: Từ bảng chân lý ta có thể viết đợc phơng trình logic của Co:

Co = A.B + Ci(A⊕B)

4.5 Xây dựng mạch tổng toàn phần chỉ dùng mạch NOR 7402.

(Gợi ý:sSơ đồ tối u dùng 9 cổng NOR).

4.6 Dùng 7486 (4 mạch hoặc tuyệt đối hai đầu vào) và mạch 7400 (4 mạch NAND 2 đầu

vào) tạo mạch tổng toàn phần

4.7 Xây dựng mạch tổng toàn phần chỉ dùng mạch NAND 7400

(Gợi ý: sơ đồ tối u dùng 9 cổng NAND)

c Bộ cộng hai số nhị phân 4 bit

Giả sử có hai số nhị phân 4 bit: A = a3a2a1a0 và B = b3b2b1b0 Cũng tơng tự nh trong hệ thập phân, phép tính cộng trong hệ nhị phân đợc thực hiện bắt đầu từ bit có trọng số thấp nhất và số nhớ đợc cộng vào bit có trọng số cao hơn kề nó Do đó, phải sử dụng 4 bộ tổng toàn phần, ở bộ tổng toàn phần thứ nhất không có bit nhớ đa vào do đó có thể thay bằng

bộ tổng bán phần hoặc nối đất đầu vào Ci của bộ tổng toàn phần

Các bit dữ liệu đợc đa vào đồng thời, số nhớ đợc chuyển từ bit thấp nhất lên Do đó, nó còn đợc gọi là bộ cộng song song có nhớ nối tiếp

Sơ đồ bộ cộng hai số nhị phân 4 bit dùng 4 FA đợc cho trên hình 4.10

60

ABC

iSC

o0 0

0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 0 0 1 0 1 1

1 Bảng chân lý của FA

FA4

A3 B3

S3

FA3

A2 B2

S2

FA2

A1 B1

S1

FA1

A0 B0

S0

Ci0

Kết quả: Co4

Hình 4.10

Ci1

Ci2

Ci3

Hình 4.9: Ký hiệu và sơ đồ mạch của FA

A B

S

FA

A

Co B

Ci

S

Trong thực tế ta thờng gặp các vi mạch

7483, 74LS283 là vi mạch 16 chân gồm 4 bộ

FA đợc mắc thành mạch cộng nhị phân hai

số nhị phân 4 bit Hình 4.11 là ký hiệu logic

của các mạch này

Để cộng hai số nhị phân n bit, thực hiện

ghép các bộ cộng 4 bit với nhau (C4 của bộ

cộng 4 bit thấp đợc nối với C0 của bộ cộng 4

bit cao hơn kề nó)

d Bộ cộng/trừ hai số nhị phân 4 bit

Muốn dùng các mạch FA để thực hiện cả hai phép tính cộng/ trừ ta cần thêm đầu vào điều khiển SUB / ADD nh sơ dồ cộng /trừ 4 bit trên hình 4.12

Khi SUB / ADD=0 (phép cộng): Các số liệu B4B3B2B1 qua các cửa XOR không đổi

và đợc đa vào FA để làm phép cộng hai số A và B, kết quả S = Co4S4S3S2S1.

Khi SUB / ADD=1 (phép trừ): Các số liệu B4B3B2B1 sẽ bị đảo khi đi qua các cửa XOR tức là B4B3B2B1→ B4 B 3 B 2 B 1 Đầu Ci1 đợc nối với SUB / ADD = 1 tức là Ci1= 1

Nh vậy, số bù một B4 B 3 B 2 B 1 đợc cộng với Ci1 =1 trở thành số bù 2, nghĩa là mạch thực hiện A+(-B) Vậy kết quả của phép trừ là D=Co4 S4S3S2S1 Trong kết qủa này Co4 không cần quan tâm, kết quả thực sự là D= S4S3S2S1

Trong thực tế, ta có thể dùng vi mạch cộng nhị phân 4 bit 74LS283 hoặc 74LS83 ghép với vi mạch 74LS86 (có 4 cửa XOR) sẽ đợc một bộ cộng/ trừ 4 bit nh sơ đồ 4.12

 Bài tập

4.8 Dùng mạch cộng hai số nhị phân 4 bit và mạch AND thiết kế mạch nhân 2 số nhị

phân 4 bit

4.3 Các mạch mã hoá và giải mã

61

74LS283

A1 A2 A3 A4 B1 B2 B3 B4

C0

S1 S2 S3 S4

C4

5 3 14 12 6 2 15 11 7

4 1 13 10

9

74LS83

A1 A2 A3 A4 B1 B2 B3 B4

C0

S1 S2 S3 S4

C4

10 8 3 1 11 7 4 16 13

9 6 2 15

14 Hình 4.11 : Ký hiệu logic của IC 74LS283, 74LS83

FA

S1

Co1

1

C

i1

FA

S1

Co2

2

Ci2

FA

S1

Co3

3

C

i3

FA

S1

Co4

C

i4

Hình 4.12: Sơ đồ mạch tổng /hiệu 2 số nhị phân 4 bit

ADD SUB /

4.3.1 Mạch mã hoá (Encoder)

Bộ mã hoá có M đầu vào và chỉ một trong số đó đợc kích hoạt tại thời điểm xác

định, tạo mã đầu ra N bit, tuỳ thuộc vào đầu vào nào đợc kích hoạt

Sơ đồ tổng quát của bộ mã hoá có M đầu vào và N đầu ra tích cực ở mức cao đ ợc cho trên hình 4.13

a Bộ mã hoá bát phân thành nhị phân

Mạch có 8 đầu vào tơng ứng với 8 ký số trong hệ bát phân và tạo mã đầu ra 3 bit

t-ơng ứng với các đầu vào đợc kích hoạt

- Bảng chân lý:

- Phơng trình logic:

O2 = I4 + I5 + I6 + I7

O1 = I2 + I3 + I6 + I7

O0 = I1 + I3 + I5 + I7

- Sơ đồ logic đợc cho trên hình 4.14

Từ sơ đồ trên ta thấy rằng chỉ

đợc phép kích hoạt mỗi lần một đầu

vào, nếu cùng một lúc kích hoạt từ

hai đầu vào trở lên thì đầu ra sẽ là

bất kỳ 1 giá trị nào đó không xác

định đợc trớc

Ví dụ, kích hoạt I3 và I5 cùng

một lúc thì lối ra sẽ có giá trị là 111

Rõ ràng đây không phải là mã cho cả

hai đầu vào đợc kích hoạt

Để khắc phục nhợc điểm này

ngời ta dùng bộ mã hoá u tiên

b.Bộ mã hoá u tiên thập phân thành

BCD (IC 74147)

62

Encoder

I0

I1

IM-1

O0

O1

ON-1

Mã đầu

ra N bit

M đầu vào, mỗi

lần chỉ có một

đầu vào lên

mức cao

Hình 4.13

I0I1I2I3I4I5I6I7O2O1O01

0 0 0 0 0 0 00

1

0 0 0 0 0 00 0

1

0 0 0 0 00 0 0

1

0 0 0 00 0 0 0

1

0 0 00 0 0 0 0

1

0 00 0 0 0 0 0

1

00 0 0 0 0 0 0

10

0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1Bảng chân lý của bộ mã hoá bát phân thành nhị phân

I0I1I2I3I4I5I6I7

O2

O1

Hình 4.14

O0

Thứ tự u tiên do nhà thiết kế, ở đây ta lấy thứ tự u tiên từ cao xuống thấp Nếu có nhiều tín hiệu đồng thời xuất hiện ở đầu vào thì chỉ có tín hiệu nào có mức u tiên cao nhất trong số đó mới đợc mã hoá

Mời đầu vào tơng ứng với 10 chữ số thập phân đợc ký hiệu I0ữ I9 và 4 đầu ra tạo thành mã nhị phân 4 bit đợc ký hiệu từ O3ữ O0

Bảng chân lý:

I 9 I 8 I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 O 3 O 2 O 1 O 0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

x

0 0 0 0 0 0 0 1 x x

0 0 0 0 0 0 1 x x x

0 0 0 0 0 1 x x x x

0 0 0 0 1 x x x x x

0 0 0 1 x x x x x x

0 0 1 x x x x x x x

0 1 x x x x x x x x

1 x x x x x x x x x

0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1 Phơng trình logic:

1 2 4 6 8 3 4 6 8 5 6 8 7 8

9

1 2 3 4 5 6 7 8 9 3 4 5 6 7 8 9 5 6 7 8 9 7 8 9 9

0

3 4 5 8 9 2 4 5 8 9 6 8 9 7 8

9

7 8 9 6 7 8 9 2 3 4 5 6 7 8 9 3 4 5 6 7 8

9

1

4 8 9 5 8 9 6 8 9 7 8

9

7 8 9 6 7 8 9 5 6 7 8 9 4 5 6 7 8

9

2

8 9 8 9 9

3

I I I I I I I I I I I I I I

I

I I I I I I I I I I I I I I I I I I I I I I I I

I

O

I I I I I I I I I I I I I I

I

I

I I I I I I I I I I I I I I I I I I I I

I

I

O

I I I I I I I I I I

I

I

I I I I I I I I I I I I I I I I

I

I

O

I I I I

I

O

+ +

+ +

=

+ +

+ +

=

+ +

+

=

+ +

+

=

+ +

+

=

+ +

+

=

+

= +

=

- Sơ đồ logicnh trên hình 4.15

63

I0I1I2I3I4I5I6I7O2O1O01

0 0 0 0 0 0 00

1

0 0 0 0 0 00 0

1

0 0 0 0 00 0 0

1

0 0 0 00 0 0 0

1

0 0 00 0 0 0 0

1

0 00 0 0 0 0 0

1

00 0 0 0 0 0 0

10

0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1Bảng chân lý của bộ mã hoá bát phân thành nhị phân

I9

o0

o1

o2

o3

Hình 4.15: Bộ mã hoá ưu tiên thập phân thành BCD

c.Bộ biến đổi mã nhị phân 4 bit sang mã bù 2

Trong máy tính điện tử ngời ta dùng số bù 2 để biểu diễn số âm, nhờ vậy mà ngời ta

có thể dễ dàng thực hiện phép tính trừ bằng cách cộng số bị trừ với số bù 2 của số trừ Dựa vào quy tắc tìm số bù 2 ta lập đợc bảng chân lý của bộ biến đổi mã có các đầu vào

là A0, A1, A2, A3 là mã nhị phân 4 bit, bốn đầu ra là 4 bit mã bù 2 B0, B1, B2, B3

- Bài tập

4.9 Thiết kế mạch biến đổi mã nhị phân 4 bit sang mã Gray chỉ dùng IC 74LS86 (4 mạch

XOR 2 lối vào), từ đó thiết kế mạch biến đổi mã Gray sang mã nhị phân 4 bit

4.10 Thiết kế mạch biến đổi mã bù hai 4 bit sang mã nhị phân 4 bit.

4.11 Thiết kế mạch biến đổi mã BCD8421 sang mã d 3.

4.12 Dùng mạch NAND 74LS00 (NAND 2 lối vào) tạo thành bộ biến đổi mã nhị phân 4

bit sang mã bù nhị phân 4 bit

4.3.2 Mạch giải mã (Decoder)

Quá trình ngợc với mã hoá đợc gọi là giải mã Nghĩa là từ một tổ hợp giá trị của nhóm mã n chữ số hệ 2 ta tìm lại đợc 1 trong N ký hiệu hoặc số tơng ứng với tổ hợp đó Về thực chất các bộ giải mã cũng là các bộ biến đổi mã, chúng biến đổi từ các mã nhị phân, BCD sang mã thập phân hay mã 7 đoạn Để xây dựng các bộ giải mã chúng ta có thể áp dụng

64

Phương trình logic:

B0 = A0

B1 =A0

⊕A1

B2 = (A0+A1) ⊕ A2

B3 = (A0 + A1 + A2) ⊕ A3

- Sơ đồ logic:

Số thập phânMã nhị phânMã bù

2A3A2A1A0B3B2B1B00

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

10

0

0

0

1

1

1

1

0

0

0

0

1

1

1

10

0

1

1

0

0

1

1

0

0

1

1

0

0

1

10

1

0

1

0

1

0

1

0

1

0

1

0

1

0

10

1

1

1

1

1

1

1

1

0

0

0

0

0

0

00

1

1

1

1

0

0

0

0

1

1

1

1

0

0

00

1

1

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

Bảng chân lý bộ chuyển đổi từ mã nhị phân 4 bit sang mã bù 2.

B

2

A

2