Giáo trình Kỹ thuật số - Cao đẳng Xây dựng TP. Hồ Chí Minh

(NB) Giáo trình Kỹ thuật số được biên soạn với 7 bài học đó là đại cương; Flip-Flop; mạch logic MSI; mạch đếm và thanh ghi; họ vi mạch TTL – CMOS; bộ nhớ; kỹ thuật ADC – ADC. Mời các bạn cùng tham khảo giáo trình để nắm chi tiết nội dung kiến thức.

TP. H  CHÍ MINH 2018Ồ

BÀI 1:Đ I C Ạ ƯƠ NG      

Gi i thi u:ớ ệ

­ Trình bày các đ nh lu t c  b n v  k  thu t s , các bi u th c toán h c c a sị ậ ơ ả ề ỹ ậ ố ể ứ ọ ủ ố

­  Phân tích thi t k  m ch ph c t p. ế ế ạ ứ ạ

u đi m c a m ch s  so v i m ch t ng t  : 

­  Phân tích thi t k  m ch s  tế ế ạ ố ương đ i đ n gi n.  ố ơ ả

nh  : Đo lư ường s , truy n hình s , đi u khi n s  . .  ố ề ố ề ể ố

M c tiêu: ụ

ch  s  d ng hai kí hi u 0 và 1 đ  bi u di n t t c  các s  Hai ký hi u đó g i chungỉ ử ụ ệ ể ể ễ ấ ả ố ệ ọ  

Xét s  nh  phân 4 bít: ố ị a3 a2a1a0. Bi u di n dể ễ ướ ại d ng đa th c theo c  s  c a nó là: ứ ơ ố ủ

a3 a2a1a0 = a3.23 + a2 . 22 + a1.21 + a0

Trong đó: 

­ 20, 21, 22, 23 (hay 1, 2, 4, 8) được g i là các tr ng s  ọ ọ ố

Least Significant Bit) . 

(MSB: Most Significant Bit). 

Nh  v y, v i s  nh  phân 4 bit aư ậ ớ ố ị 3  a2a1a0  mà trong đó m i ch  s  aỗ ữ ố i  ch  nh nỉ ậ  

Chú ý: Khi bi u di n s  nh  phân nhi u bit trên máy tính thì th ng đ  tránhể ễ ố ị ề ườ ể  

(A tương đương v i 10ớ 10 , B =1110 , . . . , F=1510) . 

s  th p phân. ố ậ

bit. 

Ví d :  ụ Lo i mã: BCD 2421, BCD 5121, BCD 8 4­2­1 ạ

B ng 1.3: ả BCD t  nhiên và mã Gray.ự

Chú ý: Mã Gray đ c suy ra t  mã BCD 8421 b ng cách: các bit 0,1 đ ng sauượ ừ ằ ứ  

+ y = 1   a→ 3 a2 a1 a0 không ph i s  BCD 8421 ả ố

+ y = 0  a→ 3 a2 a1 a0 là s  BCD 8421 ố

Suy ra đ  nh n d ng m t s  nh  phân 4 bit không ph i là m t s  BCD 8421ể ậ ạ ộ ố ị ả ộ ố  

Phương trình logic : y = a3 (a1 + a2 ) = a3a1 + a3 a2

S  đ  logic: ơ ồ

Ví d :  ụ 11 (th p phân) có th  đậ ể ược nh p vào máy tính theo 2 cách: ậ

x2. Ta ch n: ọ

Là c ng th c hi n ch c năng c a phép toán c ng logic, c ng OR có 2 ngõ vàoổ ự ệ ứ ủ ộ ổ  

(Hình 24­01­4a)

(Hình 24­01­4b)

Đ c đi m c a c ng OR là: Tín hi u ngõ ra ch  b ng 0 khi và ch  khi t t c ặ ể ủ ổ ệ ỉ ằ ỉ ấ ả   các ngõ vào đ u b ng 0, ng ề ằ ượ ạ c l i tín hi u ngõ ra b ng 1 khi ch  c n có ít nh t ệ ằ ỉ ầ ấ  

m t ngõ vào b ng 1.  ộ ằ

­ x1= 0

­Tìm hi u v  b n ch t m c logic và s  t n t i v t lý c a chúng.ể ề ả ấ ứ ự ồ ạ ậ ủ

+ - 74LS32

LS7

'1' '0'

LS7

'1' '0'

7

C 3d

3. S  d ng đ ng h  đo th    ch t 7 c a b  ch  th  LED đ n. Ghi k t qu  vào b ngử ụ ồ ồ ế ở ố ủ ộ ỉ ị ơ ế ả ả  1.4

       B ng 1.4ả

vào A vào B vào C ở ố l i C

       (a)       b)

­Tìm hi u v  b n ch t m c logic và s  t n t i v t lý c a chúng.ể ề ả ấ ứ ự ồ ạ ậ ủ

4. S  d ng đ ng h  đo th    ch t 7 c a b  ch  th  LED đ n. Ghi k t qu  vào b ngử ụ ồ ồ ế ở ố ủ ộ ỉ ị ơ ế ả ả  1.5

       a)       b)

Hình 24­01­9: a)Ký hi u quy ệ ướ ủ NAND v i n ngõ vàoc c a  ớ

V y, đ c đi m c a c ng NAND là: tín hi u ngõ ra ch  b ng 0 khi t t c  các ậ ặ ể ủ ổ ệ ỉ ằ ấ ả   ngõ vào đ u b ng 1, và tín hi u ngõ ra s  b ng 1 khi ch  c n ít nh t m t ngõ vào ề ằ ệ ẽ ằ ỉ ầ ấ ộ  

b ng 0.  ằ

­Tìm hi u v  b n ch t m c logic và s  t n t i v t lý c a chúng.ể ề ả ấ ứ ự ồ ạ ậ ủ

LS7

'1''0'

LS7

'1''0'

7

C122d

cho trong b ng 1.6, quan sát tr ng thái tả ạ ương  ng c a LED ch  th  : LED sáng ­ ứ ủ ỉ ị

2. S  d ng đ ng h  đo th    ch t 7 c a b  ch  th  LED đ n. Ghi k t qu  vào b ngử ụ ồ ồ ế ở ố ủ ộ ỉ ị ơ ế ả ả  1.6

1.6 

(Hình 24­01­10a)

V y đ c đi m c a c ng NOR là: Tín hi u ngõ ra ch  b ng 1 khi t t c  các ậ ặ ể ủ ổ ệ ỉ ằ ấ ả   ngõ vào đ u b ng 0, tín hi u ngõ ra s  b ng 0 khi có ít nh t m t ngõ vào b ng 1.  ề ằ ệ ẽ ằ ấ ộ ằ

v  ẽ

'1' '0'

LS7

'1' '0'

7

C 3d

2. S  d ng đ ng h  đo th    ch t 7 c a b  ch  th  LED đ n. Ghi k t qu  vào b ngử ụ ồ ồ ế ở ố ủ ộ ỉ ị ơ ế ả ả  1.7

Đ nh nghĩa v  c ng XOR.ị ề ổ

      a)       b)

a)      b)

M c tiêu: ụ

4.2. M ch đi n bi u di n bi u th cạ ệ ể ễ ể ứ

(tích) g m đ y đ  n bi n .ồ ầ ủ ế

( t ng) g m đ y đ  n bi n .ổ ồ ầ ủ ế

Cách vi t hàm s  d ế ố ướ ạ i d ng CTT đ y đ  : ầ ủ

m t s  chính là s  tích c a bi u th c.ộ ẽ ố ủ ể ứ

có giá tr  b ng 0 l y ph  đ nh, nghĩa là n u giá tr  c a ị ằ ấ ủ ị ế ị ủ Xi 1 thì trong tích s  đẽ ượ  c

vi t là ế Xicòn n u ế X1 0 thì trong tích s  đẽ ược vi t là: ế Xiph  đ nh (ủ ị Xi)

Cách vi t hàm s  d ế ố ướ ạ i d ng CTH đ y đ : ầ ủ

­ Ch  quan tâm đ n các t  h p bi n mà hàm có giá tr  b ng 0. S  l n hàm b ng 0ỉ ế ổ ợ ế ị ằ ố ầ ằ  

s  chính là s  t ng c a bi u th c.ẽ ố ổ ủ ể ứ

D ng CTT: hàm ạ f =1 t i các t  h p giá tr  bi n  ng v i giá tr  th p phân là 0,ạ ổ ợ ị ế ứ ớ ị ậ  

ô , m i ô tỗ ương  ngứ  

v i m t t  h p bi n.ớ ộ ổ ợ ế

­ Trong các ô ghi giá tr  c a hàm  ng v i giá tr  c a t  h p bi n t i ô đó.ị ủ ứ ớ ị ủ ổ ợ ế ạ

Đ i v i d ng CTT thì các ô tố ớ ạ ương  ng v i ứ ớ f =0 thường được đ  tr ng. Đ i ể ố ố

s  ghi t  h p   góc trái trên m i ô là giá tr  th p phân c a t  h p bi n  ng v i ố ổ ợ ở ỗ ị ậ ủ ổ ợ ế ứ ớ

­ Xét m t t p h p B ch  g m 2 ph n t  0 và 1; B = ộ ậ ợ ỉ ồ ầ ử 0,1  Xi được g i là bi n logic,ọ ế  

n u nh  Xế ư i  B, t c là Xứ i ch  có th  l y 2 giá tr  là 1 ho c 0. ỉ ể ấ ị ặ

Đi n th :ệ ế

5.2 Hàm logic

11. A + AB = A 12. A.(A+B)= A

Nh n xét:  ậ N u thay phép c ng b ng phép nhân, giá tr  0 b ng giá tr  1 và ế ộ ằ ị ằ ị

M c tiêu: ụ

6.2. Rút g n bi u th c logic b ng bi u đ  Karnaughọ ể ứ ằ ể ồ

g n hàm t i m c t i gi n ọ ớ ứ ố ả

dùng đ  t o 2ể ạ n/2 c t, phân n a còn l i t o 2ộ ử ạ ạ n/2 hàng (n u n là s  l , ngế ố ẻ ười ta có thể 

L u ý là ta có th  thi t l p b ng Karnaugh theo chi u n m ngang hay theoư ể ế ậ ả ề ằ  chi u đ ng. ề ứ

ng v i các t  h p này hàm có th  có giá tr  1 ho c 0, do đó, ta ghi d u X vào các ô

tr  b t k  (không xác đ nh) ị ấ ỳ ị

nhóm. 

ng v i nhóm đó gi m đi k s  h ng. 

s  c a tích khi t t c  các ố ủ ấ ả

trong tích 

Thí d  ụ đ i v i b ng (ví d  7) ta có k t qu  nh  sau: ố ớ ả ụ ế ả ư

­ Hàm Y là hàm 4 bi n A,B,C,D ế

ng v i t  h p 

4 s  1 này   2 ô  ng v i t  h p ố ở ứ ớ ổ ợ A B và AB, bi n B s  đế ẽ ược đ n gi n và theo c tơ ả ộ  

4 s  1 này   ô  ng v i t  h p ố ở ứ ớ ổ ợ AB, theo c t 4 s  1 này chi m h t 4 c t nên 2 bi nộ ố ế ế ộ ế  

d ng s  đ  m ch th c hi n b ng các ph n t  cho trự ơ ồ ạ ự ệ ằ ầ ử ước.

1

11 1 1          

a)       x1x0

10

b)

FCTH =  (x2 x0 (x2 x0)

0 2 0

0 2 0 2 0 2 0 2 0 2 0

(x2 x0 x2 x0

F CTH

0 2 0 2 0 2 0

) (

) )(

( ) )(

* T ng 1 dùng hàm NAND, t ng 2 dùng hàm NANDầ ầ

0 2 0

(x x x x x x x x x x x x x x x x

F CTH

1.1. FF RS không đ ng bồ ộ

       a)      b)

Hình 24­02­3: a) S  đ  logic dùng 2 c ng NOR; b) B ng ơ ồ ổ ả chân lý 

và Q =1thi Q=0 ): 

      c)

sát ho t đ ng c a m ch: ạ ộ ủ ạ

thái cũ). 

­ Ck = 1: c ng NAND 3 và 4 m  Ngõ ra Q s  thay đ i tùy thu c vào tr ng thái c aổ ở ẽ ổ ộ ạ ủ  

         a)       b)

tín hi u đi u khi n: ệ ề ể

ph n t  logic. Đ i v i m ch t o sầ ử ố ớ ạ ạ ườn người ta l i d ng th i gian tr  c a tín hi uợ ụ ờ ễ ủ ệ  

Hình 24­02­7: D ng xung dạ ưới tác đ ng Ckộ

24­02­8. 

       a) S  đ  m ch       b) D ng sóngơ ồ ạ ạ

Ý nghĩa c a tín hi u đ ng b  Ck: ủ ệ ồ ộ

2. Flip ­ Flop J ­K

M c tiêu: ụ

      a)       b)

       B ng 2.1 ả

      B ng 2.2 ả

K t qu  t  b ng 2.2 cho th y: ế ả ừ ả ấ

sau: 

Đ  th  th i gian d ng sóng c a JKFF: ồ ị ờ ạ ủ

3. Flip ­ Flop T

M c tiêu:      ụ

Hình 24­02­14: a) Ký hi u quy ệ ước; b) B ng chân líảTrong đó: 

­ Q, Q: các ngõ ra 

sau: 

3 4

1 6

D

C k Q Q

Hình 24­02­16

Chú ý: Phương pháp này đòi h i trỏ ước khi nh p ph i xa FF v  0ậ ả ề

BÀI 3: M CH LOGIC MSI Ạ

Gi i thi u:ớ ệ

thi t k  c n gi i quy t bài toán: thay th  m t s  l n các m ch SSI b ng m t s  ítế ế ầ ả ế ế ộ ố ớ ạ ằ ộ ố  

t  h n.ế ơ

ng v i vi c bi u di n 2 tín hi u, hay n u dùng n ký t  nh  phân (n s  t  nhiên

Gi i thích b ng tr ng thái: ả ả ạ Khi m t ngõ vào   tr ng thái tích c c (m c logic 1)ộ ở ạ ự ứ  

Hình 24 ­03­6: M ch mã hóa nh  phân t  8 sang 3 s  d ng diodeạ ị ừ ử ụ

       B ng 2.2ả

có giá tr  1. th c t  l i g p ph i tình hu ng có nhi u đ u vào nh n tr  1, lúc này ị ự ế ạ ặ ả ố ề ầ ậ ị

tín hi u ệ Y0 đ n  ế Y9 v i tính ch t n uớ ấ ế Yi= 1 thì s  b  qua m i ẽ ỏ ọ Y j=1 khi j < i ( i,j = 

(quy t đ nh t i đ u ra) t t c  các đ u vào có ế ị ớ ầ ấ ả ầ Yj= 1 ( j < i ) s  ko tác đ ng gì t i ẽ ộ ớ

đ u ra.ầ

có 10 đ u vào t  ầ ừ Y0 đ n ế Y9 và 4 đ u ra ầ D,C,B,A tương  ng v i các tr ng s  ứ ớ ọ ố

đ u   ầ Y7= 0 (m c tích c c th p ) t i các đ u ra theo b ng chân lý (2.3) có t  h pứ ự ấ ạ ầ ả ổ ợ  

Các hàm bi n vào  ế Yi  Hàm   ra

th  nh n giá tr  0 hay 1, s  có ể ậ ị ẽ 2N

h t các t  h p mã đ u vào, b  gi i mã đế ổ ợ ầ ộ ả ược thi t k  lo i b  các t  h p này đ  ế ế ạ ỏ ổ ợ ể

      a)      b)

S  đ  logic: ơ ồ

4 Y0

5 Y1

6 Y2

7 Y3

A

B

F

LED 4 LED 5 LED 6 LED 7 74LS11

74LS11

1 2 13 4 3 5 3 4 5 1 2 13

4.Trên c  s  s  đ  nguyên lý và nguyên tăc ho t đ ng c a c ng logic hãy gi i ơ ở ơ ồ ạ ộ ủ ổ ả

A B C

­ M ch đi n :ạ ệ

2.5. M ch gi i mã BDC sang Led 7 đo n ạ ả ạ

1 5

1 4

1

2 4

E F G

A B

1.Thi t b  chính cho th c t p c  b n v  đi n t  s  BE­D02.ế ị ự ậ ơ ả ề ệ ử ố

LED

1Y1 1Y2 1Y3

2Y0 2Y1 2Y2 2Y3

LED A A

B

D C

E F G

1Y0 +5

+5

7 1

2 6

3 4

LED E LED F LED G

Vcc 16

GND

LED D

13 12 11 10

9 15 14

RBO

IC1 74LS47

+5

5

A

D C B

RBI RBO

sau 

2.8

vào v i ch  s  ch  th  hình thành trên b  LED:ớ ỉ ố ỉ ị ộ

Hình 24­03­15: S  đ  khai tri n c a đèn NIXIEơ ồ ể ủ

       X 2n­1

MUX

2 n → 1

   A n­1 A n­2 1       A 0

        (n đ u vào đi u khi n) ầ ề ể

Y0 = X0(A n 1A n 2 A i A0)+X1(A n 1A n 2 A i A0A0)+…+X2n­1(A n 1A n 2 A i A0A0) 

Z

+ x1, x2, x4 : Các kênh d  li u vào. ữ ệ

Đ  thay đ i l n lể ổ ầ ượ ừt t  x1→ x4 ph i có đi u khi n do đó đ i v i m ch ch nả ề ể ố ớ ạ ọ  

c2. 

+ c1 = c2 = 0 ⇒ y = x1 (x1 được n i t i ngõ ra y). ố ớ

+ c1 = 0, c2 = 1 ⇒ y = x2 (x2 được n i t i ngõ ra y). ố ớ

+ c1 = 1, c2 = 0 ⇒ y = x3 (x3 được n i t i ngõ ra y). ố ớ

+ c1 = 1, c2 = 1 ⇒ y = x4 (x4 được n i t i ngõ ra y). ố ớ

S  đ  logic c a m ch: ơ ồ ủ ạ

Hình 24­03­21: S  đ  logic m ch chon kênh t  4 ơ ồ ạ ừ 1

Gi i thích ho t đ ng c a m chả ạ ộ ủ ạ : 

vào. 

1.Thi t b  chính cho th c t p c  b n v  đi n t  s  BE­D02.ế ị ự ậ ơ ả ề ệ ử ố

Tìm hi u nguyên t c chuy n đi u khi n logic t  phía nhi u để ắ ể ề ể ừ ề ường thành ít đường.

'0' +5

'1' '0'

LS4

'1' '0' +5

+5

+5

5 LS5 6 LS6 7 LS7

'1' '0' '1' '0' '1' '0'

Vcc B

1G

1C3 1C2 1C1 2C3 2C1 2C0 2C2 1C0

A

2G

B 1G

1C3 1C2 1C1 2C3 2C1 2C0 2C2 1C0

1 LS1 2

2Y

14 2 1 15 3 4 5 6 13 12 11 10

GND

7

9

 L i vào (Output) n i v i các LED c a b  ch  th  logic c a BE­D02      ố ố ớ ủ ộ ị ị ủ  

       Y2

+ y1, y2, y3, y4 các ngõ ra d  li u. ữ ệ

+ c1, c2 các ngõ vào đi u khi n. ề ể

25). 

t  ngõ vào x s  chuy n đ n ngõ ra yừ ẽ ễ ế 1, y2, y3, y4 m t cách tộ ương  ng. ứ

1

2 D

S

S  đ  logic đơ ồ ược cho trên hình 24­03­26: 

Gi i thích ho t đ ngả ạ ộ : 

đ n ngõ ra yế 2. 

đ n ngõ ra yế 3. 

nên c ng AND (4) có hai ngõ vào đi u khi n   m c logic 1, tổ ề ể ở ứ ương đương v i 1ớ  

đ n ngõ ra yế 4. 

BÀI 4: M CH Đ MẠ Ế  VÀ THANH GHI

Gi i thi u:ớ ệ

lu t sau: ậ

Cki+1 = Qi 

TFF. 

      a)

Trường h p Ck tác đ ng theo sợ ộ ườn lên (24­04­1b): 

      b)

Hình 24­04­3: Gi n đ  th i gian c a hình 24­04­1bả ồ ờ ủ

qui lu t sau: ậ Cki+1 = Qi 

Hình 24­04­4a: S  đ  m ch th c hi n khi s  d ng Ck tác đ ng sơ ồ ạ ự ệ ử ụ ộ ườn xu ng ố

xung Ck th  5 ta tìm cách đ a t  h p 101 v  000 có nghĩa là m ch th c hi n vi cứ ư ổ ợ ề ạ ự ệ ệ  

Nh  v y s  đ  m ch đ m 5 là s  đ  c i ti n t  m ch đ m 8 b ng cách m cư ậ ơ ồ ạ ế ơ ồ ả ế ừ ạ ế ằ ắ  

Hình 24­04­7: M ch Reset m c 0ạ ứ

đi n áp trên t  tăng d n, cho đ n khi t  C n p đ y thì đi n áp trên t  x p x  b ngệ ụ ầ ế ụ ạ ầ ệ ụ ấ ỉ ằ  

n p đi n t  giá tr  ban đ u đ n giá tr  đi n áp ngạ ệ ừ ị ầ ế ị ệ ưỡng ph i l n h n th i gian xóaả ớ ơ ờ  

Hình 24­04­9: M ch cho phép xóa t  đ ng và b ng tayạ ự ộ ằ

u đi m c a b  đ m n i ti p: 

Ư ể ủ ộ ế ố ế Đ n gi n, d  thi t k  ơ ả ễ ế ế

Ta có b ng tr ng thái mô t  ho t đ ng c a m ch nh  sau: ả ạ ả ạ ộ ủ ạ ư

B ng 4.8: ả B ng Karnaugh các hàm sau t i thi u hóaả ố ể

Ví d : Kụ 3 = 1, K3 = Q3 hay K3 = 2Q đ u đúng, nh ng khi l p ráp th c t  ta ch n Kề ư ắ ự ế ọ 3 = 

M ch tr  v  tr ng thái ban đ u. ạ ở ề ạ ầ

1. H i ti p t  Qồ ế ừ D v  Jề A và Q Dv  Kề A 

Hình 24­04­11: S  đ  hơ ồ ồ ế ừi ti p t  QD v  Jề A và Q Dv  Kề A 

­ Đ t trặ ước QA =1, ta được k t qu  nh  b ng 4.9. ế ả ư ả

N u đ t trế ặ ước QA = QB = 1 ta có b ng 4.10 ả

2. H i ti p t  ồ ế ừ Q D v  Jề A và QD v  Kề A (Hình 24­04­12) 

Hình 24­04­12: S  đ  ơ ồ h i ti p t  ồ ế ừ Q D v  Jề A và QD v  Kề A

3. H i ti p t  ồ ế ừ Q D v  Jề A và QC v  Kề A (Hình 24­04­13) 

Hình 24­04­13: H i ti p t  ồ ế ừ Q D v  Jề A và QC v  Kề A

2. Thanh ghi 

M c tiêu: ụ

lu t nh  sau: ậ ư

­  Ho c ngõ ra c a DFF đ ng sau đ c n i v i ngõ vào DATA c a DFF đ ngặ ủ ứ ượ ố ớ ủ ứ  

­ Thanh ghi v a d i ph i v a d i trái. ừ ờ ả ừ ờ

­ Ngõ vào d  li u n i ti p. ữ ệ ố ế

Chú ý: Phương pháp này đòi h i trỏ ước khi nh p ph i xóa FF v  0. ậ ả ề

Trong đó: 

­ Q1, Q2,Q3, Q4 : các ngõ ra song song. 

ghi d ch   Qị → 1 = A, Q2 = B, Q3 = C, Q4 = D. 

K t lu n: Sau m t xung Ck tác đ ng sế ậ ộ ộ ườn xu ng thì Qố 1 = DSR1. 

-Lúc đó FF2, FF3,FF4 : Q2 = A, Q3 = B, Q4 = C. 

Đây là m ch đạ ượ ức  ng d ng nhi u trong th c t  ụ ề ự ế

tác đ ng b i c nh lên c a Cộ ở ạ ủ K

BÀI 5: H  VI M CH Ọ Ạ TTL – CMOS

Gi iớ  thi u:ệ

74H là lo i TTL t c đ  cao, m ch đi n c  b n c a lo i này gi ng nh  TTLạ ố ộ ạ ệ ơ ả ủ ạ ố ư  

1.3 Nh n d ng, đ c đi m, các thông s  c  b nậ ạ ặ ể ố ơ ả

     74: VCC=5 ± 0,5 V và kho ng nhi t đ  ho t đ ng t  0ả ệ ộ ạ ộ ừ o C đ n 70ế o C 

power), 74 H (High speed), 74S (Schottky), 74LS (Low power Schottky), 74AS (Advance Schottky), 74ALS (Advance Low power Schottky), 74F (Fast, Fair Child). 

B ng 5.2 cho th y m t s  tính ch t c a các lo t k  trên: ả ấ ộ ố ấ ủ ạ ể

gi m th i tr  truy n.ả ờ ễ ề

th i tr  truy n c a c ng. ờ ễ ề ủ ổ

1.4. TTL Schottky 

Hình 24­05­2: S  đ  c u trúc c  b n c a ơ ồ ấ ơ ả ủ TTL Schottky 

r t nh , không đáng k  Tấ ỏ ể 2 bây gi  gi  vai trò m ch đ o pha: khi Tờ ữ ạ ả 2 d n thì Tẫ 3 d nẫ  

và k t qu  là th i tr  truy n nh  Ngoài ra do Tế ả ờ ễ ề ỏ 3 & T4 luân phiên ng ng tư ương  ngứ  

d ng nâng đi n th  c c B c a Tụ ệ ế ự ủ 4 lên đ  b o đ m khi Tể ả ả 3 d n thì Tẫ 4 ng ngư  

nhau. 

Ngã ra c c thu đ  h  có m t s  l i đi m sau: ự ể ở ộ ố ợ ể

ph i m c m t đi n tr  t  ngã ra lên ngu n Vcc, g i là ả ắ ộ ệ ở ừ ồ ọ đi n tr  kéo lênệ ở , tr  s  c aị ố ủ  

su t hay t c đ  làm vi c. ấ ố ộ ệ

­ Người ta cũng ch  t o các IC ngã ra có c c thu đ  h  cho phép đi n tr  kéoế ạ ự ể ở ệ ở  

V (Hình 24­05­5)

       (Hình 24­05­4)       (Hình 24­05­5)

       (Hình 24­05­7)       (Hình 24­05­8)

­ Khi C=0, Diod D d n, c c thu Tẫ ự 2 b  ghim áp   m c th p nên Tị ở ứ ấ 3, T4 & T5 đ uề  

h  ở

Hình 24­05­10

cùng lo t. ạ

3. Giao ti p TTL và CMOSế

M c tiêu: ụ

t i sao cho đi n th  tín hi u ra   t ng thúc phù h p v i tín hi u vào c a t ng t iả ệ ế ệ ở ầ ợ ớ ệ ủ ầ ả  

Có th  nói đi u ki n đ  thúc tr c ti p ể ề ệ ể ự ế

th  vào c a t ng t i. ế ủ ầ ả

s  c a hai h  IC ố ủ ọ

3.1. TTL kích thích CMOS

­ TTL thúc 74 HCT: 

Ngay c  khi dùng đi n tr  kéo lên, đi n th  ngã ra m c cao c a TTL v nả ệ ở ệ ế ứ ủ ẫ  

(Hình 24­05­11)       (Hình 24­05­12) 3.2. CMOS kích thích TTL

05­13) 

      (Hình 24­05­13)      (Hình 24­05­14) 

BÀI 6 : B  NHỘ Ớ

Gi i thi u:ớ ệ

M ch  ạ

đi u  ề khi n ể M ch đ u ra ạ ầ

Kh i b  nh ố ộ ớ

Hình 24­06­1: C u trúc b n kh i c  b n bên trong c a 1 b  nh  ch  đ c ROMấ ố ố ơ ả ủ ộ ơ ỉ ọ

đường t  ừ qua đường bít đ  t o ra m t giá tr  bit và đ  tr ng cho giá tr  bit ngể ạ ộ ị ể ố ị ượ  c

l i. ạ

c a m ch gi i mã đ a ch  g i là đủ ạ ả ị ỉ ọ ường t  và đừ ường n i t  bào nh  ra ngoài g i làố ế ớ ọ  

(Hình 24­06­3)

tr  t o đi n th  cao   hai đ u đi n tr ) còn v  trí nh  tr ng tở ạ ệ ế ở ầ ệ ở ị ớ ố ương  ng v i bit 0. ứ ớ