Thiet ke IC so c5

Phân loại bộ nhớ bán dẫnRAM: Random Access Memory – bộ nhớ có cấu trúc mảng với các bit truy xuất độc lập.. • ROM: Read Only Memory – không thể Write ngẫu nhiên như RAM – hoạt động Wr

Random Access

Non-Random Access

SRAM DRAM

Mask-Programmed Programmable (PROM) FIFO

Shift Register CAM LIFO

Phân loại bộ nhớ bán dẫn

RAM: Random Access Memory

– bộ nhớ có cấu trúc mảng với các bit truy xuất độc lập

– có khả năng Read and Write ngẫu nhiên

– ram là bộ nhớ bay hơi

• ROM: Read Only Memory

– không thể Write ngẫu nhiên như RAM

– hoạt động Write đòi hỏi phải có điện áp cao hoặc được xóa bằng tia UV

–rom là bộ nhớ không bay hơi (data vẫn còn khi mất nguồn)

• Bộ nhớ bay hơi (Volatility Memory)

– mất data khi mất nguồn

• Static và Dynamic Memory

Kiến trúc Memory : Decoders

Word 0 Word 1 Word 2

Word N 2 2 Word N 2 1

Storage cell

Word N 2 2 Word N 2 1

Storage cell

S 0

Input-Output ( M bits)

Decoder

Kiến trúc mảng

Read-Write Memories (RAM)

Cần refresh theo chu kỳ Nhỏ (1-3 transistors/cell) Chậm hơn

Cấu trúc đơn

Cấu trúc SRAM 6trans

• Sử dụng 2 inverter để lưu data

• 2 trans MAL và MAR cho phép truy xuất đến data để read

Hoạt động SRAM

– Hold

• WL=0: các trans truy xuất off

• Data được lưu giữ trong bộ chốt (2 inverter)

– Write

• WL=1: các trans truy xuất on

Data mới (dưới dạng điện áp) được đưa vào

• bit và \bit

• Data trong bộ chốt được ghi đè giá trị mới

– Read

• WL=1: các trans truy xuất on

• Bit và \bit được đọc bởi bộ cảm ứng (sense amplifier)

– Sense amplifier

• Là bộ khuếch đại vi sai

• So sánh sự khác nhau giữa bit và \bit

Bit>\bit : output = 1

Bit<\bit : output = 0

6-transistor CMOS SRAM Cell

4-transistor CMOS SRAM Cell

– Thay pMOS bằng điện trở có trở kháng cao (~1GΩ)

6-transistor CMOS SRAM Cell

– Write

VD: ghi bit 1

• WL=1

• Đưa bit data vào bit và \bit

• Ngõ vào của các cổng inverter thay đổi và

lưu giá trị mới

– Chọn kích thước cho các trans

• Từ mô hình trở kháng: để điện áp rơi hoàn toàn

trên Rp và Rn, thì Rp, Rn>RA

• Thường chọn

Multiport SRAM

– Cho phép đa truy cập tức thời vào cùng một cell, mỗi port gồm:

• 2 trans truy xuất

• 2 bit line

• 1 WL

• Một bộ giải mã địa chỉ

Resistance-load SRAM Cell

Static power dissipation

DRAM

– Dynamic RAM:

• Nhỏ hơn và rẻ hơn so với SRAM

• Chậm hơn SRAM

• DRAM đòi hỏi phải có các mạch ngoại vi khi hoạt động

– DRAM cell 1 transistor:

• 1 nFET cho phép truy xuất

• Điện dung lưu giữ giá trị (0 hoặc 1)

• WL: ngõ vào điều khiển

• Bitline: ngõ vào/ra data

Hoạt động DRAM

– Data lưu trên RAM được lưu giữ trên điện dung Cs

• Gọi Vs là điện áp được nạp trên điện dung

Vs=0, Qs=0 : mức logic 0

Vs tăng, Qs>1 : mức logic 1

– Write:

• WL=VDD: trans truy xuất on

• data (dạng điện áp Vd) được đưa vào bitline

• WL=0: trans truy xuất off

• Data được lưu giữ trên Cs

Chu kỳ refresh DRAM

– Data lưu trên RAM chỉ được duy trì trong thời gian ngắn

Resfresh:

– Data phải được refresh để duy trì data khi còn nguồn cung cấp

– Thực hiện read theo chu kỳ như sau:

• Khuếch đại data trên cell

• Ghi lại data trên cell

Tốc độ refresh:

th: thời gian giữ data trên cell

Hoạt động DRAM

– Read

• WL=1

• Giá trị nạp trên Cs sẽ được chuyển qua Cbit

thay đổi giá trị của Vbit

• Cbit nạp cho đến khi

• Giá trị Vf thường nhỏ hơn Vs nên sẽ được khuếch đại trước khi đọc

Giản đồ thời gian hoạt động DRAM

3-Transistor DRAM Cell

M1

1-T DRAM Cell

M 1 word line

Diffused bit line

Polysilicon gate

Polysilicon plate

Read-Only Memory (ROM)

NOR-ROM Layout

Polysilicon Metal1 Diffusion

Cell (9.5 l x 7 l )

NAND-ROM Layout

Polysilicon Diffusion

Cell (8 l x 7 l )

EEPROM

WL

BL

V DD

n 1 source n 1 drain

programming

Các mạch ngoại vi

 Sense Amplifiers

Row Decoder

Dùng để chọn 2M complex logic gate

(N)AND Decoder

NOR Decoder

4-input pass-transistor column decoder

2-input NOR decoder

Sense Amplifiers

Idea: Use Sense Amplifer

output input

s.a

small transition

Differential Sense Amplifier

SE

Out

y