Bài giảng vi xử lý

‰ Kết thúc môn học, sinh viên nắm được kiến thức về hệ thống vi xử lý, bộ nhớ Ram, Rom trong vi xử lý, kỹ thuật giải mã địa chỉ, cácchức năng khác của vi xử lý và các kỹ thuật lập trình

Vi Xử Lý

Giảng viên: Đào Duy Liêm

Điện thoại: 0908.05.7744Email: daoduyliem@yahoo.com

‰ Tài liệu tham khảo.

‰ Lịch trình môn học

‰ Phương thức đánh giá

‰ Các chủ đề cho đồ án môn học

‰ Giới thiệu.

‰ Phần cứng họ MSC_51

‰ Lập trình hợp ngữ họ MSC_51

‰ Các chức năng của họ vi điều khiển MSC_51

‰ Giao tiếp các thiết bị ngoại vi

‰ Kết thúc môn học, sinh viên nắm được kiến thức về hệ thống vi

xử lý, bộ nhớ Ram, Rom trong vi xử lý, kỹ thuật giải mã địa chỉ, cácchức năng khác của vi xử lý và các kỹ thuật lập trình cho vi xử lý Sinh viên có thể phân tích, đánh giá và thiết kế được một hệ thống vi

‰ Bài giảng “Kỹ Thuật Vi Xử Lý” _ Th.S Nguyễn Quang Minh

‰ Vi Điều Khiển Họ 8051 _ Tống Văn On

‰ Kỹ Thuật Vi Điều Khiển AVR _ Ngô Diên Tập

‰ Programming Microcontrollers in C _ Ted Van Sickle

‰ The 8051 Microcontroller and Embedded Systems _ Muhammad Ali Mazidi, Janice Gillispie Mazidi, Rolin D.McKinlay

‰ Giới thiệu tổng quan về hệ thống vi xử lý, bài tập.

‰ Phần cứng họ MSC_51, bài tập

‰ Lập trình hợp ngữ họ MSC_51, bài tập

‰ Hoạt động định thời (Timer), bài tập, kiểm tra

‰ Hoạt động của Port nối tiếp (Serial Port), bài tập

‰ Hoạt động ngắt (Interrupt), bài tập

‰ Giao tiếp các thiết bị ngoại vi, bài tập

‰ Nộp và báo cáo đồ án

‰ Thi cuối khóa

‰ Tham dự lớp >=80% số giờ học, trả lời câu hỏi: 10%.

‰ Thảo luận, bài tập: 10%

‰ Kiểm tra giữa kỳ: 10%

‰ Đồ án môn học: 10%

‰ Thi cuối khóa: 60%

‰ Giao tiếp I2C DS1307 (8051, PIC, AVR) hiển thị Led 7 đoạn.

‰ Giao tiếp One Wire DS1820 (8051, PIC, AVR) hiển thị Led 7 đoạn

‰ Truyền thông đa xử lý (8051, PIC, AVR) hiển thị Led đơn

‰ Giao tiếp ADC0804, LM35 (8051) hiển thị Led 7 đoạn

‰ ADC tích hợp (PIC, AVR) hiển thị Led 7 đoạn

‰ Giao tiếp LCD (8051, PIC, AVR)

‰ Giao tiếp DS12887 (8051, AVR) hiển thị Led 7 đoạn

‰ Giao tiếp máy tính qua USB (8051, PIC, AVR)

(CPU)

Data bus Control bus

Address bus

Peripheral Devices Memory

‰ µP (Vi xử lý _ Microprocessor) hay còn gọi là CPU (Đơn vị xử

lý trung tâm _ Central Processing Unit ): Đọc mã lệnh từ bộ nhớ _ thực thi lệnh

‰ Bộ nhớ (Memory): Chứa các chương trình điều khiển hoạt động, các dữ liệu, kết quả…

ƒ RAM (Random Access Memory): Bộ nhớ truy xuất ngẫunhiên

ƒ ROM (Read_Only Memory): Bộ nhớ chỉ đọc

‰ Khối giao tiếp nhập / xuất (Input / Output _ I/O Interface): Tạokhả năng giao tiếp giữa vi xử lý với các thiết bị ngoại vi

‰ BUS: Các đường dây truyền thông tin giữa các khối I/O, Memory và vi xử lý.

ƒ Bus địa chỉ (Address Bus): Là Bus 1 chiều, chuyển tải thôngtin về địa chỉ

ƒ Bus dữ liệu (Data Bus): Là Bus 2 chiều, chuyển tải thông tin

về dữ liệu hay mã lệnh

ƒ Bus điều khiển (Control Bus): Gồm nhiều đường tín hiệukhác nhau, mỗi tín hiệu có 1 chiều nhất định, phối hợp hoạtđộng cho toàn hệ

™ Với mỗi thao tác đọc hay ghi, Vi xử lý đặt địa chỉ lên Bus địachỉ Æ Kích hoạt Bus điều khiển Æ Thực hiện đọc hay ghi trên Bus

Address bus

Instruction Decoder

Address bus driver

Data bus

driver

Control bus driver

Program Counter Internal bus

Bus Interface

‰ Đơn vị thực thi (Execution Unit): Xử lý các lệnh số học vàLogic Các toán hạng (Operand) liên quan có mặt ở các thanh ghi(Registers) hoặc có từ Bus nội (Internal Bus).

ƒ ALU (Arithmetic Logic Unit): Là một mạch điện tử có chứcnăng thực hiện các phép toán số học và Logic

ƒ Thanh ghi (Register): Là một bộ nhớ cực nhanh, có dung lượng hạn chế nằm bên trong µP, thường dùng lưu trữ cácthông tin tạm thời

‰ Giao tiếp Bus (Bus Interface): Gồm 3 bộ điều khiển Bus để giaotiếp với Bus bên ngoài tương ứng: Bus dữ liệu, Bus điều khiển, Bus địa chỉ

‰ Bộ điều khiển tuần tự (Sequencer): Gồm bộ giải mã lệnh(Instruction Decoder) và bộ đếm chương trình (Program Counter).

ƒ Bộ giải mã lệnh: Khởi động các bước cần thiết để thực thilệnh

ƒ Bộ đếm chương trình: gọi các lệnh của chương trình một cáchtuần tự Bộ đếm chương trình thực chất là một thanh ghi lưu địachỉ của lệnh kế tiếp sẽ được thực thi

1) Phân loại:

¾ Bộ nhớ chỉ đọc _ ROM (Read_Only Memory): là bộ nhớ chỉđọc, không (khó) sửa đổi thông tin, không bị mất thông tin khimất nguồn cung cấp và thường được ghi bằng thiết bị chuyêndụng Bao gồm các loại: ROM, PROM (Programable ROM), EPROM (Erasable ROM), EEPROM (Electrically EPROM), Flash ROM

¾ Bộ nhớ truy xuất ngẫu nhiên _ RAM: Dễ dàng đọc / ghithông tin và thông tin sẽ bị mất khi mất nguồn cung cấp

• Ram động _ DRAM (Dynamic RAM): có cấu tạo từ các transistor MOSFET, có thể tích hợp với dung lượng lớn

• Ram tĩnh _ SRAM (Static RAM): Cấu tạo từ những FF, khó tích hợp với dung lượng lớn

2) Cấu trúc bên trong tiêu biểu của bộ nhớ:

Memory array

Write

Row address

Column address decoder

…

EN Three State driver

Data Output

Data Input

Data

OE ) RD

(

WE ) WR

(

CS

Address

Memory cell

2) Cấu trúc bên trong tiêu biểu của bộ nhớ (tt):

¾ Các tín hiệu tiêu biểu trên một chíp nhớ:

• (Chip Select): Tín hiệu chọn chíp (cho phép chíp)

• (Output Enable): Tín hiệu cho phép xuất dữ liệu

• (Write Enable): Tín hiệu cho phép ghi dữ liệu

• Data: Các tín hiệu input hay output

CS OE WE

O0 O1 O2 O3 O4 O5 O6 O7

OE PGM VPP CE

A0 – A12 Đường địa chỉ

D0 D1 D2 D3 D4 D5 D6 D7

OE WE CS1 CS2

A0 – A12 Đường địa chỉ

Bảng 1.2: Chức năng các chân của 6264

Hình 1.6: Sơ đồ chân 6264

3) Truy xuất bộ nhớ (tt):

¾ Quy trình đọc bộ nhớ:

• Xác định địa chỉ của ô nhớ cần truy xuất, đưa địa chỉ ra bus địa chỉ

• Kích hoạt tín hiệu chọn chíp ( 0 Æ /CS, /CE)

• Kích hoạt tín hiệu đọc (0 Æ /OE)

• Chờ một khoảng thời gian, đọc dữ liệu từ bus dữ liệu vào thanh ghi bên trong

• Xóa các tín hiệu điều khiển (1 Æ /CS, /CE, /OE)

3) Truy xuất bộ nhớ (tt):

¾ Quy trình ghi bộ nhớ (RAM):

• Xác định địa chỉ của ô nhớ cần truy xuất, đưa địa chỉ ra bus địa chỉ

• Kích hoạt tín hiệu chọn chíp ( 0 Æ /CS, /CE)

• Đưa dữ liệu cần ghi ra bus dữ liệu

• Chờ một khoảng thời gian, kích hoạt tín hiệu ghi (0 Æ/WE)

• Xóa tín hiệu chọn chíp (1 Æ /CS, /CE, /WE)

4) Giải mã địa chỉ cho bộ nhớ:

Đến cácchân chọnchíp củacác chípnhớ

4) Giải mã địa chỉ cho bộ nhớ (tt):

Các bít địa chỉ

m bít đến bộ giải mã địa chỉ

n bít đến các chíp nhớ

4) Giải mã địa chỉ cho bộ nhớ (tt):

¾ Ví dụ: µP có 16 đường địa chỉ (A15-A0) Æ Có thể quản lý

Y0Y1Y2Y3Y4Y5Y6Y7

G1G2AG2B

Đưa đến các chân chọn chíp của các chíp nhớ.

Hình 1.9

¾ Theo dạng truyền dữ liệu:

• Nối tiếp: Đồng bộ và bất đồng bộ (thêm bít Star, Stop)

• Song song

2) Cấu trúc tiêu biểu của Port I/O:

Luồng dữ liệu

Hình 1.10

CS

2) Cấu trúc tiêu biểu của Port I/O (tt):

3) Giải mã địa chỉ cho I/O:

¾ Giải mã địa chỉ cho I/O tương tự như cho bộ nhớ

Address bus

IORIOW

3) Giải mã địa chỉ cho I/O (tt):

Bus dữ liệu Bus điều khiển

Mạch giải mã chọn thiết bị Bus địa chỉ

3) Giải mã địa chỉ cho I/O (tt):

) RD

(

) WR (

MEMR

IOR IOW

MEMW

µP

Tích cực mức 0

Hình 1.14: Tín hiệu I/O tích cực mức 0

A15 0: Bộ nhớ

1: I/O

3) Giải mã địa chỉ cho I/O (tt):

Hình 1.15: Tín hiệu I/O tích cực mức 1

¾ CSX : Tín hiệu chọn thiết bị I/O từ mạch giải mã địa chỉ

4) Các phương pháp giao tiếp I/O:

4) Các phương pháp giao tiếp I/O (tt):

¾ Ngắt là cơ chế bất đồng bộ (Asynchronous) với việc thựcthi chương trình Nó được dùng với mục đích tránh tối đahoặc loại bỏ cơ chế hỏi vòng để kiểm tra trạng thái thiết bị

4) Các phương pháp giao tiếp I/O (tt):

Yêu cầu ngắt?

Thực thi lệnh

Y

Lệnh kế Hình 1.19: Lưu đồ hoạt động của ngắt.

4) Các phương pháp giao tiếp I/O (tt):

4) Các phương pháp giao tiếp I/O (tt):

¾ DMA là cơ chế điều khiển cho phép truy xuất bộ nhớtrực tiếp không qua µP

¾ Cơ chế DMA được thực hiện bởi một mạch phần cứngđược gọi là bộ điều khiển DMA (DMAC)

¾ DMA giúp rút ngắn thời gian truy xuất giữa bộ nhớ vàI/O Cơ chế này rất tiện dụng cho các thiết bị ngoại vi cókhối lượng thông tin trao đổi lớn (trao đổi dữ liệu trong thờigian ngắn) ví dụ như card màn hình, đĩa cứng… trong máytính

‰ Về cấu trúc phần cứng:

ƒ Vi xử lý: là một CPU đơn chíp (như trong sơ đồ khối)

ƒ Vi điều khiển: Gồm CPU và các thành phần khác như RAM, ROM, I/O… Æ gần như là một hệ vi xử lý đầy đủ

‰ Về ứng dụng:

ƒ Vi xử lý: Thường dùng làm CPU trong các máy vi tính

ƒ Vi điều khiển: Thường dùng trong các thiết kế nhỏ

‰ Đặc trưng về tập lệnh:

ƒ Vi xử lý: Mạnh về các kiểu định địa chỉ, số lệnh nhiều

ƒ Vi điều khiển: Có thể thao tác đến từng bít (định hướng bít)

Chip Bộ nhớ chương trình trên chíp Bộ nhớ dữ liệu trên chíp Số bộ định thời (Timer)

Bảng 2.1: Một số thông số của các chíp tiêu biểu của họ MSC_51

Các đặc điểm tiêu biểu của họ MSC_51:

‰ 4KB ROM nội (0KB đối với 8031)

‰ 128 Byte RAM nội

‰ 4 Port nhập/xuất 8 bít (I/O Port)

‰ 2 bộ định thời 16 bit (Timer)

‰ Mạch giao tiếp nối tiếp (Serial Port)

‰ 64 KB không gian bộ nhớ chương trình ngoài

‰ 64KB không gian bộ nhớ dữ liệu ngoài

‰ 210 bít được địa chỉ hóa

29 30

31

19 18 9

37 36 35 34 33 32

1 2 3 4 5 6 7 8

23 24 25 26 27 28

10 11 12 13 14 15 16 17

PSEN ALE

EA

XTAL1 XTAL2 RST

P0.1/AD1 P0.2/AD2 P0.3/AD3 P0.4/AD4 P0.5/AD5 P0.6/AD6 P0.7/AD7

P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7

P2.1/A9 P2.2/A10 P2.3/A11 P2.4/A12 P2.5/A13 P2.6/A14 P2.7/A15

P3.0/RXD P3.1/TXD P3.2/INT0 P3.3/INT1 P3.4/T0 P3.5/T1 P3.6/WR P3.7/RD

Hình 2.1: Sơ đồ chân 8031/8051

1) Port 0:

¾ Port 0 (P0.0 ÷ P0.7) là Port có 2 chức năng trên các chân

từ 32 đến 39 Trong các thiết kế nhỏ (không dùng bộ nhớngoài) nó có chức năng như các đường I/O Đối với cácthiết kế lớn với bộ nhớ ngoài, port 0 được dồn kênh giữaBus dữ liệu (D0 ÷ D7) và byte thấp của Bus địa chỉ (A0 ÷A7)

¾ Port 1 (P1.0 ÷ P10.7) là một Port I/O trên các chân từ 1 đến 8 Port 1 không có chức năng khác, nó chỉ được dùngcho giao tiếp với thiết bị ngoài

Bảng 2.2: Chức năng các chân của Port 3

5) PSEN (Program Store Enable):

PSEN

¾ là tín hiệu ra trên chân 29 Nó là tín hiệu điềukhiển để cho phép đọc bộ nhớ chương trình ngoài vàthường được nối đến chân (Output Enable) của bộ nhớnày

OE

6) ALE (Address Latch Enable):

¾ ALE là tín hiệu ra trên chân 30 Nó là tín hiệu ra chophép chốt địa chỉ để phân kênh cho bus dữ liệu (D0 ÷ D7)

và byte thấp của bus địa chỉ (A0 ÷ A7) trên Port 0

¾ Các xung tín hiệu ALE có tốc độ bằng 1/6 lần tần số củamạch dao động trên chíp và có thể được dùng làm nguồnxung nhịp cho các thành phần khác của hệ thống

7) EA (External Access):

¾ là tín hiệu vào trên chân 31 Nó thường được nối với+5V (mức 1) hay GND (mức 0) Trong 8031 chân này luônnối với GND

EA

¾ RST là ngõ vào trên chân 9 Khi tín hiệu này được đưalên mức cao (trong ít nhất 2 chu kỳ máy), hệ thống sẽ khởiđộng lại

¾ Là các chân nguồn trên các chân 40 và 20 Vcc = +5V, Vss nối đất

10) XTAL1 và XTAL2:

¾XTAL1 và XTAL2 là ngõ vào và ngõ ra của mạch daođộng trên chip ở chân 18 và 19 Chúng thường được nối vớithạch anh ngoài và các tụ để tạo xung Clock

Chu kỳ máy (T M ) =1/tần số máy (f M ) = 1/(f OSC /12) = 12/f OSC

Mạch dao động trên chíp

XTAL1

Điện trở nội kéo lên

Đọc chân Port

0 Hình 2.4: Sơ đồ mạch bên trong của các chân port I/O

‰ Khi reset hệ thống, tất cả các chốt port được cài đặt bằng 1 Æcác chân port bằng 1.

‰ Điện trở nội kéo lên (Pull up) không có ở port 0 Do đó khi port này được dùng làm I/O thì cần có điện trở kéo lên bên ngoài

‰ Các chân port có thể tác động từng chân (bít) một thông qua cáclệnh thao tác trên bít

Địa chỉ

Ký hiệu (tên) FF

Địa chỉ

Ký hiệu (tên)

Địa chỉ

Ký hiệu (tên)

…

…

Địa chỉ

Ký hiệu (tên)

…

1) Các Bank thanh ghi:

¾ Có 4 Bank thanh ghi (0,1,2,3) địa chỉ từ 00H ÷ 1FH MỗiBank có 8 thanh ghi từ R0 ÷ R7

¾ Tại mỗi thời điểm chỉ có 1 Bank thanh ghi tích cực(thông qua việc cài các bít chọn Bank trong thanh ghiPSW) Sau khi Reset, Bank tích cực là Bank 0

¾ Gồm 128 bít được định địa chỉ từ 00H ÷ 7FH trong cácbyte địa chỉ từ 20H ÷ 2FH Có thể truy xuất theo từng byte hay từng bít

¾ Gồm 80 byte được định địa chỉ từ 30H ÷ 7FH, được sửdụng tùy mục đích của người sử dụng

1) Thanh ghi tích lũy A (Accummulator):

¾ Còn ký hiệu là ACC (tương ứng với địa chỉ E0H), đượcđịnh địa chỉ từng bít

¾ Thường là toán hạng đích trong các lệnh số học và logic, kết quả của lệnh chứa trong thanh ghi A

2) Từ trạng thái chương trình PSW (Program Status Word):

¾ Thanh ghi PSW có địa chỉ D0H, chứa các bít sau:

ƒ Được tự động tạo ra theo phương pháp kiểm tra chẵn(even parity) đối với dữ liệu trong thanh ghi A (Tổng số cácbít 1 trong thanh ghi A và cờ P là số chẵn).

3) Thanh ghi B:

¾ Có địa chỉ là F0H, được định địa chỉ từng bít

¾ Được dùng kèm với thanh ghi A trong các phép toánnhân , chia hay dùng như một thanh ghi đa dụng

¾ Có địa chỉ là 81H, là thanh ghi chứa địa chỉ của byte dữliệu hiện hành trên đỉnh của Stack

¾ Làm việc theo nguyên lý “ghi vào trước, lấy ra sau”

¾ Là thanh ghi 16 bít, gồm 2 thanh ghi 8 bít là DPL (byte thấp ở địa chỉ 82H và DPH (byte cao) ở địa chỉ 83H

6) Các thanh ghi port:

¾ Gồm 4 thanh ghi tương ứng với 4 port:

¾ Các thanh ghi này được định địa chỉ từng bít

¾ Ví dụ: P0.0 là bít 0 của thanh ghi P0

7) Các thanh ghi bộ định thời (Timer):

¾ 8051 có 2 bộ định thời / đếm 16 bít được dùng cho việcđịnh thời hoặc đếm sự kiện

ƒ Timer 0 gồm TL0 (byte thấp) ở địa chỉ 8AH và thanhthi TH0 (byte cao) ở địa chỉ 8BH

ƒ Timer 1 gồm TL1 (byte thấp) ở địa chỉ 8CH và thanhghi TH1 (byte cao) ở địa chỉ 8DH

¾ Viếc vận hành timer được điều khiển bởi thanh ghi chế

độ timer TMOD ở địa chỉ 89H và thanh ghi điều khiểntimer TCON ở địa chỉ 88H

¾ Chỉ có thanh ghi TCON được định địa chỉ từng bít

8) Các thanh ghi port nối tiếp (Serial port):

¾ Thanh ghi SBUF (Serial Buffer) ở địa chỉ 99H là bộ đệmxuất / nhập nối tiếp

¾ Thanh ghi SCON (Serial Control) ở địa chỉ 98H, đượcđịnh địa chỉ từng bít, là thanh ghi định các chế độ hoạt độngcủa port nối tiếp

¾ Thanh ghi IE (Interrupt Enable) ở địa chỉ A8H là thanhghi điều khiển cho phép các ngắt, được định địa chỉ từngbít

¾ Thanh ghi IP (Interrupt Priority) ở địa chỉ B8H, là thanhghi xác lập chế độ ưu tiên cho các ngắt

10) Thanh ghi điều khiển nguồn PCON (Power Control):

¾ Không được định địa chỉ từng bít Gồm các bít sau:

ƒ SMOD: Bít tăng gấp đôi tốc độ Baud của port nối tiếp(nếu được đặt bằng 1)

1) Truy xuất bộ nhớ chương trình ngoài:

Hình 2.5: Kết nối 8051 với EPROM 64K

1) Truy xuất bộ nhớ chương trình ngoài (tt):

2) Truy xuất bộ nhớ dữ liệu ngoài:

Hình 2.7: Giao tiếp 8051 và RAM ngoài 1K

A7 - A0

D Q G

ALE EA

0 Port

P2.0

(1KB) RAM

8051

P2.1

A8 A9

NC

2) Truy xuất bộ nhớ dữ liệu ngoài (tt):

2) Truy xuất bộ nhớ dữ liệu ngoài (tt):

Hình 2.9: Giản đồ thời gian chu kỳ ghi bộ nhớ ngoài

3) Giải mã địa chỉ:

Bus địa chỉ Bus dữ liệu

Chọn các EPROM/RAM khác

A0-A12

D0-D7

A0-A12

2764 EPROM (8KB)

CS

A0-A12

6264 RAM (8KB)

WR

CS OE

A14 A

B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6

G1 G2A G2B

CS

A15 VCC

A13

A0-A12

CS

CS CS

/WR /RD /PSEN

¾ Ví dụ 3: Thiết kế kít 8031 với 2 RAM 6264 (chứa dữ liệu).

¾ Ví dụ 4: Thiết kế mạch giải mã địa chỉ cho kít 8031 với 1 ROM 2764 và 2 ROM 2732

¾ Ví dụ 5: Thiết kế kít 8031 với 2764 (dữ liệu), 1 RAM 6264

và 1 thiết bị xuất (ví dụ là 74ls373)

3) Giải mã địa chỉ (tt):

¾ Ví dụ 6: Hãy vẽ bảng phân vùng địa chỉ cho 4 chíp RAM, mỗi chíp 1K, biết địa chỉ bắt đầu là 2000H Æ Thiết kế mạchgiải mã địa chỉ cho 4 chíp RAM trên, chỉ dùng 74138

¾ Ví dụ 7: Cho mạch giải mã địa chỉ như hình vẽ Hãy xác địnhkhoảng địa chỉ của các ngõ ra 74138

/CS6 A11

/CS4 /CS3 A8

/CS5 A13

/CS2

1 2 3

15 14 13 12 11 10 9 7

6 4 5

A B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

G1 G2A G2B

A11 A9

D3

A8

A6 A9

A1

D0

A1 A3 D6

2 5 6 9 12 15 16 19

D0 D1 D2 D3 D4 D5 D6 D7 OC G

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

A2 A15

8031

31 19

18

9

12 13 14 15 1 2 3 4 5 6 7 8

39 38 37 36 35 34 33 32 21 22 23 24 25 26 27 28 17 16 29 30 11 10

EA/VP X1

X2

RESET

INT0 INT1 T0 T1 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7

P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7 RD WR PSEN ALE/P TXD RXD

+

C3 10u

R1 8.2K

Addr bus[A0 A15]

A0

D0 D1

D6

A10 A4

A3

C1 30p

A5 D0

2764

10 9 8 7 6 5 4 3 25 24 21 23 2 20 22 27 1

11 12 13 15 16 17 18 19

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 CE OE PGM VPP

O0 O1 O2 O3 O4 O5 O6 O7

D5 A1

D7

/RD /RD

A11

D7 D5

11 12 13 15 16 17 18 19

22 27 20 26

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12

D0 D1 D2 D3 D4 D5 D6 D7

OE WE CS1 CS2

D7

3) Giải mã địa chỉ (tt):

Hình 2.12: Bài giải ví dụ 1