PC Werkstatt Ausgabe 2000- P34 ppsx

Bild 7.5: Der 386-Prozessor befindet sich in einem 132-poligen PGA-Gehäuse Pin Grid Array auch auf diesem Mainboard ist ein Sockel für einen mathematischen Coprozessor 80387 vorgesehen P

Fortsetzung der Tabelle:

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

verzweigt die CPU zum Interrupt-Vektor Nr.2

Anforderung zur Ausführung einer erweiterten Prozessor-Kommunikation (Memory, Protection)

zur Anforderung der Bus-Kontrolle

HOLD-Anforderung COD-/INTA 66 Ausgang Code-Interrupt Acknowledge, gibt die

Interrupt-Bestätigung aus und signalisiert zusammen mit /S1, /SO und M-/IO den Bus-Cycle-Status (siehe unten)

Speicher- (High) oder I/O-Zugriff (Low)

anderer Bus-Master auf den Systembus zugreifen darf

Tabelle 7.3: Die Signale des 80286-Prozessors

Ab einem PC mit einer 80286-CPU sind die Slots generell in 16 Bit Breite ausge-führt Die PC-Slot-Signale haben einige zusätzliche Signale erhalten, was

gemein-hin unter ISA-Bus – Industry Standard Architecture (vergl Kapitel über die

Bus-systeme) firmiert Entsprechende ISA-Slots finden sich beispielsweise auch noch auf Pentium II-Mainboards

Wenn man so will, ist der mit dem 80286-Prozessor im Jahre 1983 eingeführte ISA-Bus – wie viele Dinge im PC-Bereich – »ein alter Hut«, der für 80386-Systeme im Prinzip schon nicht mehr ausreicht, und mit dem beim 8088/8086 für DOS manife-stierten Real Mode sind dies bereits zwei wesentliche Dinge, die als PC-Altlasten immer noch mit herumgeschleppt werden (müssen)

Bei Mainboards mit einem 8088/8086-Prozessor hat man noch eine Vielzahl von Standard-Bausteinen (TTL) verarbeitet und bereits mit der 80286-CPU wurde dazu übergegangen, auch spezielle PC-Chipsätze zu entwickeln Welche Bausteine hier-für in Frage kommen, ist im Kapitel 6.3 näher beschrieben

7.3 Die 386-Mikroprozessoren

Im Jahre 1986 stellte als erste die Firma Compaq einen Personal Computer mit einem 32-Bit-Prozessor – dem i80386DX – vor, womit die Rechenleistung noch einmal drastisch erhöht wurde Ab diesem CPU-Typ hat es sich bei den CPU-Be-zeichnungen eingebürgert, dass die zuvor vorangestellte Zahl 80 bei Intel durch ein »i« – eben Intel – ersetzt wurde Andere Hersteller, die mit 386-CPUs verstärkt auf dem Markt traten, führen entsprechende Firmenkürzel in der jeweiligen

Be-zeichnung mit, wie etwa Advanced Micro Devices – AMD 386.

Bild 7.5: Der 386-Prozessor befindet sich in einem 132-poligen PGA-Gehäuse (Pin Grid Array)

auch auf diesem Mainboard ist ein Sockel für einen mathematischen Coprozessor (80387) vorgesehen

Physikalisch können mit einer 386-CPU maximal 4 Gigabyte, virtuell 16 Terabyte, Speicher adressiert werden Der 386-Prozessor kann nicht nur in den beiden

Be-triebsarten des 80286 arbeiten, sondern ebenfalls in einem neuen Mode, dem Virtual

Real Mode Diese Betriebsart verbindet die Vorteile des Real und des Protected Mode

miteinander, weil mehrere Programme gleichzeitig im Real Mode arbeiten können, wodurch man gewissermaßen mehrere 8086-Prozessoren zur Verfügung hat, was von DOS jedoch auch leider wieder nicht verwendet werden kann

Übliche Taktfrequenzen für eine 386-CPU sind 20, 25 und 33 MHz, wobei AMD den schnellsten Vertreter mit einem Takt von 40 MHz entwickelt hat, der sich auf zahlreichen Mainboards in einem eingelöteten PLCC-Gehäuse befindet Dem Er-scheinen der 386-AMD-CPU im Jahre 1991 ging allerdings ein längerer Rechtsstreit mit Intel voraus, womit jedoch ein Stein ins Rollen gebracht wurde, und weitere Hersteller wie etwa IBM, Cyrix, UMC und Texas Instruments brachten (mehr oder weniger) eigene 386-CPUs auf den Markt Intel hatte sich zu dieser Zeit aber be-reits von der 386-CPU (technologisch gesehen) verabschiedet und den i486DX und den i486SX favorisiert Immerhin war die Konkurrenz ab diesem Zeitpunkt Intel auf den Fersen, was den Preisen zu gute kam; einen technologischen Vorsprung gewann AMD jedoch erst sehr viel später mit dem K6 im Jahre 1997

Bei einem derartig hohen CPU-Takt von 40 MHz, der für heutige Verhältnisse im PC-Bereich schon längst nicht mehr adäquat erscheint, war es aber bereits zwingend notwendig, dass ein zusätzlicher Speicher zwischen die CPU und das DRAM ge-schaltet werden musste – der Cache-Speicher Fehlt der Cache, muss die CPU in zahlreichen Wartezyklen (Waitstates) verharren, da das dynamische RAM gegen-über der CPU einfach zu langsam ist Der Cache besteht bei 386-Mainboards aus schnellen einzelnen statischen RAM-Bausteinen

Der Adressbus des 80386 verfügt über die Signale A2-A31, wobei die zwei

nieder-wertigen Adresssignale (A0,A1) aus den Signalen BE0-BE3 (Byte Enable) ermittelt

werden und somit bis zu 4 Gigabyte Adressraum zu adressieren ist Die Byte-Enable-Signale kennzeichnen generell, welches Byte oder welche Bytes für den jeweiligen Buszyklus gültige Daten enthalten Ist beispielsweise lediglich /BEO gleich Low (aktiv), enthält das Byte D0-D7 die Dateninformation Die dazugehörigen Daten-leitungen stehen direkt als D0-D31 an den entsprechenden Anschlüssen zur Verfü-gung

Bild 7.6: Die Signalbelegung des Intel-386DX im PGA-Gehäuse

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

A31-A2 N2, P1, Ausgänge Der Adressbus des 80386 für Memory- und

M2, L3, I/O-Transfers Es ist ein Memory-Bereich N1, M1, von 4 Gbyte und ein I/O-Bereich von 64 K3, L2, kByte selektierbar A0 und A1 stehen nicht

H3, H2, H1, G1, F1, E1, E2, E3, D1, D2, D3, C1, C2, C3, B2, B3, A3, C4 /ADS E14 Ausgang Signalisiert einen gültigen Address-Zyklus /BE3 A13 Ausgänge Byte Enable signalisieren die jeweils

/BE2: D16-D23 /BE1: D8-D15 /BE0: D0-D7

Bei aktivem /BS16-Signal (Low) erfolgt eine 16 Bit breite Übertragung

/BUSY B9 Eingang Der Coprozessor signalisiert über diesen

Pin mit einem Low, dass er noch mit der Datenverarbeitung beschäftigt ist

CLK2 F12 Eingang CPU-Takt (16, 25, 33, 40 MHz), wird intern

durch zwei dividiert

(I/O, Memory) von Controll-Zyklen (Interrupt, Halt)

Fortsetzung der Tabelle:

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

D31-D0 M5, P3, Eingänge Der 32-Bit-Datenbus des 80386DX

P4, M6, Ausgänge N5, P5,

N6, P7, N8, P9, P10, P11, N10, N11, M11, P12, P13, N12, N13, M12, N14, L13, K12, L14, K13, K14, J14, H14, H13, H12 /ERROR A8 Eingang Der Coprozessor signalisiert über diesen

Pin mit einem Low, dass ein Fehler aufgetreten ist

HOLD-Anforderung

Anforderung der Bus-Kontrolle

Interrupts (vom 8259)

augen-blicklichen Daten in den Cache übertragen werden können Falls dies der Fall ist, wird der Lesezyklus auf einem Cache-Fill-Zyklus erweitert

anderer Bus-Master auf den Systembus zugreifen darf

I/O-Zyklen

verzweigt die CPU zum Interrupt-Vektor Nr.2

des Adress-Pipelinings verwendet

C6, C7, E13, F13

Fortsetzung der Tabelle:

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

zur Datenübertragung durch Coprozessor (80287)

Buszyklus

RESET C9 Eingang Initialisierung der CPU durch High-Impuls

A7, A10, A14, C5, C12, D12, G2, G3, G12, G14, L12, M3, M7, M13, N4, N7, P2, P8

A9, B1, B5, B11, B14, C11, F2, F3, F14, J2, J3, J12, J13, M4, M8, M10, N3, P6, P14

Schreib-von Lesezyklen

Tabelle 7.4: Die Signale des 386DX-Prozessors

7.3.1 Die 386SX-CPU

Die genaue Bezeichnung der 32-Bit-CPU lautet i386DX, wobei das »Anhängsel« DX nicht unwichtig ist, denn es gibt auch die 386SX-CPU, die extern nur einen 16-statt 32 Bit breiten Datenbus besitzt Dieses Prinzip von einem Mikroprozessor kurze Zeit später eine abgemagerte Version und damit leistungsschwächere CPU auf den Markt zu bringen, scheint ein grundsätzliches Verfahren von Intel zu sein, wie

es ja bereits mit dem 8088, der aus dem 8086 entstanden ist, praktiziert wurde Für diese Vorgehensweise gibt es jedoch noch weitere Beispiele, wie es die folgende Tabelle zeigt

Ursprünglicher Ableger Änderung gegenüber

Pentium II Celeron kein Second-Level-Cache

(bis zum 300 MHz-Typ)

Tabelle 7.5: Die wichtigsten Unterschiede zwischen den ursprünglichen und den eingeschränkten

CPU-Versionen

Der 386SX ist gewissermaßen als Lösung zwischen einer 80286- und einer 80386-CPU zu sehen Er arbeitet intern zwar mit 32 Bit und kann daher die 32-Bit-Soft-ware eines jeden 80386 verwenden, aber extern arbeitet er lediglich mit 16 Bit und stellt sich damit nach außen hin zur Mainbordelektronik wie ein 80268-Prozessor dar Die meisten Chipsätze für eine 386SX-CPU waren daher auch nur minimal veränderte 286-Chipsätze, wodurch diese PCs eine vergleichsweise schlechte

Per-formance zeigten Es war damals aber wichtig, dass immerhin 386 auf dem

PC-Gehäuse stand auch wenn der PC schlechter war als ein guter 286-PC (z.B mit NEAT-Chipsatz von Chips&Technologies)

Bild 7.7: Der i386SX befindet sich in einem 100-poligen PQFP-Gehäuse (Plastic Quad Flat Package)

und ist auf das Mainboard gelötet; darunter ist ein passender mathematischer Coprozessor (3C87SX) – von der Firma ITT – in einem PLCC-Sockel eingesetzt

Der 386SX verfügt also lediglich über einen 16 Bit breiten Datenbus (D0-D15) und

24 Adressleitungen (A1-A24), wodurch er nach außen hin eben wie ein 286-Pro-zessor wirkt Über die drei Byte-Enable-Signale (BE0-BE3) des 386DX verfügt der 386SX deshalb nicht, sondern er verwendet stattdessen zur Kennzeichnung der gültigen Dateninformation die Signale BHE (Byte High Enable = D7-D15) und BLE (Byte Low Enable = D8-D15) Die weiteren Signaländerungen gegenüber der 386DX-CPU können der folgenden Tabelle entnommen werden

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

A23-A1 80-79, Ausgänge Der Adressbus des 80386SX für

70, 66-64, 62-58, 56-51, 18 /ADS 16 Ausgang Signalisiert einen gültigen Address-Zyklus /BHE, /BLE 19,17 Ausgänge Byte High Enable und Byte Low Enable

signalisieren die jeweils gültigen Datenbytes

/BHE /BLE

0 0 16-Bit-Transfer

0 1 D15-D8

1 0 D7-D0

1 1 tritt nicht auf

Fortsetzung der Tabelle:

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

/BUSY 34 Eingang Der Coprozessor signalisiert über diesen Pin

mit einem Low, dass er noch mit der Datenverarbeitung beschäftigt ist

durch zwei dividiert

(I/O, Memory) von Control-Zyklen (Interrupt, Halt)

86-90, Ausgänge Der 16-Bit-Datenbus des 80386SX 92-96,

99-100, 1 /ERROR 36 Eingang Der Coprozessor signalisiert über diesen Pin

mit einem Low, dass ein Fehler aufgetreten ist

in den Tri-State (hochohmig, für Testzwecke)

der HOLD-Anforderung

Anforderung der Bus-Kontrolle

Interrupts (vom 8259)

anderer Bus-Master auf den Systembus zugreifen darf

Speicher-von I/O-Zyklen

verzweigt die CPU zum Interrupt-Vektor Nr.2

des Adress-Pipelinings verwendet

43-47

zur Datenübertragung durch Coprozessor (80387)

Fortsetzung der Tabelle:

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PLCC)

den Buszyklus

RESET 33 Eingang Initialisierung der CPU durch High-Impuls

32, 39,

42, 48,

57, 69,

71, 84,

91, 97

11-14,

22, 35, 41, 49-50, 63, 67-68, 77-78,

85, 98

Schreib-von Lesezyklen

Tabelle 7.6: Die Signale des 386SX-Prozessors

7.4 Die 486-Mikroprozessoren

Der 486-Mikroprozessor stellt im Prinzip eine erweiterte 386-CPU dar, die demge-genüber zwar keine neuen Betriebsarten, aber sechs neue Befehle kennt Wichtiger ist allerdings, dass die 486-CPU zusätzlich einen mathematischen Coprozessor, ei-nen Controllerbaustein zur Steuerung des RAMs sowie eiei-nen eigeei-nen Cache-Speicher mit einer Kapazität von 8 Kbyte enthält Im Prinzip wurden hier einfach mehrere, zuvor separat auf dem Mainboard vorhandene Bauelemente, miteinander

in einem Gehäuse kombiniert, wodurch die 486-CPU auch nicht Anschluss-kompa-tibel zu einer 386-CPU ist

Bild 7.9: Dieses Mainboard mit einem Chipsatz der Firma UMC kann sowohl eine 386- als auch

eine 486-CPU aufnehmen, was vielleicht verdeutlicht, dass die technischen

Unterschie-de zwischen beiUnterschie-den Typen so groß wohl nicht sein können

Allerdings hat es auch einige Mainboards gegeben, die wahlweise mit einem 386-oder 486-Mikroprozessor zu bestücken sind, wie es im Bild 7.9 gezeigt ist und den Übergang von einer CPU-Generation zur nächsten (preislich) etwas erleichtert ha-ben – erst das neue Mainboard, dann die 486-CPU

Der in der 486-CPU integrierte Cache-Speicher wird nunmehr als First-Level-Cache (1-Level) bezeichnet, und der für die Leistung ebenfalls wichtige, aber externe Cache-Speicher, der sich auf dem Mainboard befindet (hinten rechts im Bild 7.9), demnach als Second-Level-Cache (2-Level), wobei dessen übliche Kapazität hier

256 Kbyte beträgt Beide Cache-Speicher werden vom integrierten Cache-Controller gesteuert

7.4.1 Die 486DX-CPUs

Da der 486-Prozessor neu hinzugekommene Steuerleitungen zur Cache-Steuerung (AHOLD, EADS, KEN, Flush), zur Paritätskontrolle (DP0-DP3, PCHK) sowie zur Steue-rung des Burst-Modus (BLAST, BRDY) besitzt, ist er nicht pinkompatibel zum 386DX

Bild 7.10: Der i486DX-Prozessor befindet sich in einem 168-poligen PGA-Gehäuse (Pin Grid Array);

bei diesem Mainboard kann in den zweiten PGA-Sockel ein mathematischer Coprozessor der Firma Weitek (4167) nachgerüstet werden, der zwar leistungsfähiger ist, als der in der 486-CPU integrierte, aber auf Grund des relativ hohen Preises wurde er eher selten eingebaut

Eine weitere Neuerung, die erstmalig mit dem i486DX verwirklicht wurde, betrifft den Taktsignaleingang des Prozessors (CLK) Während beispielsweise ein 386DX-25 einen externen Takt von 50 MHz verlangt, weil die Frequenz intern um den Faktor zwei reduziert wird, verwendet ein 486DX auch exakt die externe Frequenz als Arbeitstakt

Der Grund für die Taktreduzierung bei den vorherigen CPUs liegt darin, dass sie die Taktfrequenz – je nachdem, auf welchen internen Bus (z.B Memory-Bus, Peripherie-Bus) zugegriffen wird – selbsttätig reduzieren können muss, damit die Speicherbau-steine (RAMs) und beispielsweise die Peripherie-Controller (DMA-, Interrupt-Controller) dem ansonsten relativ schnellen Prozessorzyklus folgen können

Aus diesem Grunde finden sich auch in den BIOS-Setups der älteren PCs teilweise sehr verwirrende Einstellungsmöglichkeiten für die unterschiedlich einzustellenden Takte (z.B CLK2IN, ATCLK, SCLK, SYSCLK), die sich letztendlich aus der externen Taktfrequenz ableiten Beim 486DX ist es nun aber nicht mehr möglich den Takt während des Betriebes herunterzuschalten, was insbesondere für die

Kommunikati-on mit dem VESA-Local-Bus (VLB), der immer mit dem externen Prozessortakt arbei-tet, von Bedeutung ist Kommt der VLB nicht mit der Geschwindigkeit, welche die CPU vorgibt, zurecht, muss daher der Prozessortakt per Jumper auf dem Mainboard

reduziert werden, denn in den BIOS-Setups findet man eher selten VLB- Einstellungs-möglichkeiten

Des Weiteren ist in der CPU nunmehr eine Signalleitung (A20M) hinzugefügt wor-den, die das Signal für das Adressbit A20 kontrolliert, wodurch die Umschaltung zwischen Real- und Protected-Mode problemlos funktioniert und der Prozessor nicht mehr auf eine externe (Behelfs-)Schaltung mit dem Tastaturcontroller angewiesen ist, der diese wichtige Umschaltung bei den vorherigen CPUs gesteuert hat

Bezeichnung Pin-Nr Richtung Bedeutung/Funktion

(PGA)

A31-A2 Q1, P3, A31-A4: Der Adressbus des 486DX für

Memory-P2, R1, Ausgänge und I/O-Transfers A31-A2 bestimmen im S1, S2, und Zusammenhang mit den Signalen /BE0-/ R2, Q6, Eingänge BE3 den jeweiligen Bereich

S3, Q7, Q5, Q8, Q4, R5, A3-A2: A31-A4 dienen der Mitteilung ungültiger Q3, Q9, Ausgänge Cache-Adressen (vom externen Busmaster) R7, S5, an die CPU (verg Signale AHOLD, /EADS) Q10, S7,

R12, S13, Q11, R13, Q13, S15, Q12, S16, R15, Q14

Adressbit intern maskiert (Address Wrap around für 8086, Real Mode) /ADS S17 Ausgang Address Status signalisiert einen gültigen

Address-Zyklus

Busmaster die Ausführung eines Cache-Invalidation-Zyklus (Herstellung der Datenübereinstimmung zwischen DRAM und Cache, siehe auch /EADS-Signal) /BE3 F17 Ausgänge Byte Enable signalisieren die jeweils

/BE3: D24-D31 /BE2: D16-D23 /BE1: D8-D15 /BE0: D0-D7 /BS8 D16 Eingang Bus Sizing signalisiert eine 8 Bit breite

Datenübertragung