Cho bảng chân lý của một mạch tổ hợp Y: đầu ra: Đây là bảng chân lý của: a.. Cho bảng chân lý rút gọn của một mạch lật với A, B là các đầu vào điều khiển: Đây là bảng chân lý của: a.. Ch
Trang 1Một số câu hỏi môn Điện tử số
1 Cho số biểu diễn ở mã thừa 3: 1001 Nh vậy, giá trị thập phân của nó là:
a 4
b 5
c 6
d Không tồn tại
2 Cho số biểu diễn ở mã Gray: 0101 Nh vậy, giá trị thập phân của nó là:
a 5
b 6
c 7
d 8
3 Đối với hàm AND, phát biểu nào sau đây là đúng:
a Chỉ cho giá trị 1 khi tất cả các biến có giá trị 1
b Chỉ cho giá trị 1 khi tất cả các biến có giá trị 0
c Chỉ cho giá trị 0 khi tất cả các biến có giá trị 0
d Chỉ cho giá trị 0 khi tất cả các biến có giá trị 1
4 Đối với hàm XOR (hai biến), phát biểu nào sau đây là sai:
a Cho giá trị 0 khi hai biến bằng nhau
b Cho giá trị 0 khi hai biến khác nhau
c Cho giá trị 1 khi chỉ một trong hai biến bằng 0
d Cho giá trị 1 khi chỉ một trong hai biến bằng 1
5 Trong các ký hiệu dới đây, ký hiệu nào là của hàm tơng đơng:
6 Hãy chọn phơng án đúng dới đây để điền vào vế phải của đẳng thức:
? B
A
7 Cho hàm số sau dới dạng bảng chân lý:
Trang 20 1 1 1 1 1 1 1 1
Hàm trên đợc biểu diễn theo dạng chuẩn tắc tuyển là:
a Y = m5 + m6 + m9 + m10 + m12 ,N = m1, m3, m11, m14
b Y = m5 + m7 + m9 + m10 + m12 , N = m0, m3, m11, m15
c Y = m4 + m7 + m9 + m11 + m12 ,N = m0, m3, m13, m15
d Y = m4 + m7 + m9 + m10 + m11 , N = m1, m3, m11, m14
8 Cho hàm số sau dới dạng bảng Karnaugh:
Hàm trên đợc biểu diễn theo dạng chuẩn tắc hội là:
a Y = (1, 2, 7, 8, 9, 12, 14), N = 4, 7, 10, 14
11, 15
12, 15
d Y = (1, 2, 7, 8, 9, 12, 14), N = 4, 6, 11, 15
9 Dựa vào bản chất của tín hiệu điện vào và ra, có các loại IC sau đây:
a IC tơng tự, IC lai, ADC, DAC
b IC tơng tự, IC số, ADC, DAC
c IC nguyên khối, IC số, ADC, DAC
d IC lai, ADC, DAC, IC nguyên khối
10 Cho hàm số sau dới dạng bảng chân lý:
Sau khi tối thiểu hàm trên, ta có:
a Y AC A B D B C D BC D B C D
b Y AC A B D B C D BCD B C D
c Y A C A B D B CD B C D B C D
d Y A C A B D B C D BCD B C D
11 Cho hàm số sau dới dạng chuẩn tắc tuyển:
Y(A, B, C, D) = m5 + m6 + m9 + m12 , N = m1, m3, m11, m14
Sau khi tối thiểu hàm trên, ta có:
a Y B D A C D AB D BC D
CD
AB 00 01 11 10
00
01
11 10
Trang 3b Y B D A C D A B D B C D
c Y B D A C D AB D BC D
d Y B D A C D ABD BCD
12 Cho hµm sè sau díi d¹ng chuÈn t¾c héi:
Y(A, B, C, D) = (1, 4, 7, 8, 11, 14), N = 0, 5, 9 Sau khi tèi thiÓu, ta cã:
a Y A B C A B D B CD A C D A B C
b Y AB C ABD B C D A C D A B C
c Y A B C A B D B CD A C D A B C
d Y AB C A B D B C D A C D ABC
13 Cho hµm sè sau díi d¹ng chuÈn t¾c héi:
C B A N ), C B A )(
C B A )(
C B A (
Sau khi tèi thiÓu, ta cã:
a Y A B B C A C
b Y AB B C A C
c Y A B B C AC
d Y A B B C A C
14 Cho m¹ch logic nh sau:
A
C
B
D
Y
M¹ch logic trªn cã ph¬ng tr×nh (cha tèi thiÓu) lµ:
a Y C B ( C D ) A C
b Y C B ( C D ) A C
c YCB.(C.D)A.C
d YCB.(C.D)A.C
15 Cho b¶ng ch©n lý cña mét m¹ch tæ hîp (Y1, Y2 : ®Çu ra):
Trang 41 0 0 1 0
Đây là bảng chân lý của:
a Mạch trừ nửa 1 bit
b Mạch trừ đủ 1 bit
c Mạch cộng nửa 1 bit
d Mạch cộng đủ 1 bit
16 Cho bảng chân lý của một mạch tổ hợp (với D0, D1, D2: dữ liệu vào; Y: đầu ra):
Đây là bảng chân lý của:
a) Mạch cộng đủ 1 bit
b) Mạch trừ đủ 1 bit
c) Mạch tạo bit chẵn lẻ (hệ chẵn)
d) Mạch tạo bit chẵn lẻ (hệ lẻ)
17 Cho bảng chân lý của một mạch tổ hợp (Y: đầu ra):
Đây là bảng chân lý của:
a Mạch so sánh 2 bit
b Mạch dồn kênh 4 -> 1
c Mạch phân kênh 1 -> 4
d Mạch cộng đủ 2 bit
Trang 518 Cho bảng chân lý của một mạch tổ hợp (A, B, C, D: đầu vào):
Đây là bảng chân lý của:
a Không tồn tại mạch
b Mạch chuyển mã BCD -> 7 thanh
c Mạch chuyển mã Gray -> 7 thanh
d Mạch chuyển mã Thừa 3 -> 7 thanh
19 Đối với loại EEPROM, phát biểu nào sau đây là sai:
a Chỉ có thể dùng tia cực tím mới xoá đợc dữ liệu
b Có thể dùng điện để xoá dữ liệu
c Có thể xoá và ghi lại nhiều lần
d Để ghi dữ liệu mới, không cần phải xoá sạch dữ liệu cũ
20 Phơng trình của đầu ra nhớ (C i ) của mạch cộng đủ 2 số A i và B i
là:
a Ci = Ci-1 (Ai Bi) + Ai Bi
b Ci = Ai (Bi Ci-1) + Ai Bi
c Ci = Ci-1 (Ai Bi) + Ai Ci-1
d Ci = Bi (Ai Ci-1) + Bi Ci-1
21 Phơng trình của đầu ra Y của mạch dồn kênh 4 -> 1 (với các
đầu vào dữ liệu là: I 0 , I 1 , I 2 , I 3 ; các đầu vào điều khiển là: B, A; đầu vào chọn
mạch là: G) là:
a Y GB A I 0 G B AI 1 GB AI 2 GBAI 3
b Y G B A I 0 G B A I 1 GB A I 2 G B AI 3
c Y GB AI0 G B A I1 GB A I2 G B AI3
d Y G B A I 0 G B AI 1 GB A I 2 GBAI 3
Trang 622 Phơng trình của đầu ra C của mạch mã hoá thập phân -> nhị phân (giả thiết các bit theo thứ tự trọng số từ thấp đến cao là A -> B -> C ->
D) là:
a C = Y6 + Y7 + Y8 + Y9
b C = Y2 + Y3 + Y4 + Y5
c C = Y4 + Y5 + Y7 + Y8
d Y4 + Y5 + Y6 + Y7
23 hơng trình của đầu ra a (sau khi đã tối thiểu) của mạch chuyển mã BCD -> 7 thanh (giả thiết các bit đầu vào theo thứ tự trọng số từ thấp đến
cao là A -> B -> C -> D) là:
a)a B D C A C A
b)a B D CA C A
c)a B D CA C A
d)a B D C A C A
24 Cho bảng chân lý (rút gọn) của một mạch lật (với A, B là các
đầu vào điều khiển):
Đây là bảng chân lý của:
a Mạch lật RS (trong đó A là R, B là S)
b Mạch lật RS (trong đó A là S, B là R)
c Mạch lật JK (trong đó A là J, B là K)
d Mạch lật JK (trong đó A là K, B là J)
25 Cho bảng chân lý (có nhịp) của một mạch lật (với A, B là các đầu vào điều khiển):
Đây là bảng chân lý của:
a Mạch lật JK (trong đó A là J, B là K, Nhịp sờn dơng)
b Mạch lật JK (trong đó A là K, B là J, Nhịp sờn dơng)
Trang 7c Mạch lật JK (trong đó A là J, B là K, Nhịp sờn âm)
d Mạch lật JK (trong đó A là K, B là J, Nhịp sờn âm)
26 Cho đồ hình trạng thái của một mạch lật (với A, B là các đầu vào điều khiển):
A B
A B
Đây là đồ hình trạng thái của:
a Mạch lật RS (trong đó A là R, B là S)
b Mạch lật RS (trong đó A là S, B là R)
c Mạch lật JK (trong đó A là J, B là K)
d Mạch lật JK (trong đó A là K, B là J)
27 Cho bảng đầu vào kích của một mạch lật (với A, B là các đầu vào điều khiển):
Đây là bảng đầu vào kích của:
a Mạch lật RS (trong đó A là R, B là S)
b Mạch lật RS (trong đó A là S, B là R)
c Mạch lật JK (trong đó A là J, B là K)
d Mạch lật JK (trong đó A là K, B là J)
28 Cho bảng đầu vào kích của một mạch lật (với A là đầu vào
điều khiển):
Đây là bảng đầu vào kích của:
a Mạch lật D (trong đó A là D)
b Mạch lật D (trong đó A là D)
c Mạch lật T (trong đó A là T)
d Mạch lật T (trong đó A là T)
Trang 829 Cho phơng trình đầu ra Q n của một mạch lật (với A, B là các
đầu vào điều khiển):
1 n 1
n
n A Q B Q
Q
Đây là phơng trình Q n của:
a Mạch lật RS (trong đó A là R, B là S)
b Mạch lật RS (trong đó A là S, B là R)
c Mạch lật JK (trong đó A là J, B là K)
d Mạch lật JK (trong đó A là K, B là J)
30 Cho sơ đồ logic dạng NAND của một mạch lật có nhịp (với
A là đầu vào điều khiển):
A
Q
Q Nhịp
Đây là sơ đồ logic của:
a Mạch lật D (trong đó A là D)
b Mạch lật D (trong đó A là D)
c Mạch lật T (trong đó A là T)
d Mạch lật T (trong đó A là T)
31 Cho đồ hình trạng thái của một bộ đếm:
Đây là đồ hình trạng thái của:
a Bộ đếm thuận cơ số 7
b Bộ đếm thuận cơ số 8
c Bộ đếm ngợc cơ số 7
d Bộ đếm ngợc cơ số 8
32 Cho bảng chân lý của một bộ đếm:
Tr/thái hiện tại Tr/thái tiếp theo
T 2 T 1 T 0
Trang 90 1 0 0 1 1 0 0 1
Đây là bảng chân lý của:
a Bộ đếm thuận cơ số 7
b Bộ đếm thuận cơ số 8
c Bộ đếm ngợc cơ số 7
d Bộ đếm ngợc cơ số 8
33 Cho bảng chân lý của một bộ đếm:
Tr/thái hiện tại Tr/thái tiếp theo
D 2 D 1 D 0
Đây là bảng chân lý của:
a Bộ đếm thuận cơ số 7
b Bộ đếm ngợc cơ số 7
c Bộ đếm thuận cơ số 8
d Không tồn tại
34 Giả sử chúng ta dùng mạch lật T để thiết kế Bộ đếm thuận cơ số 5, khi đó đầu vào T 2 (sau khi đã tối thiểu) có phơng trình:
a. T 2 Q 2 Q 1 Q 0
b. T 2 Q 2 Q 1 Q 0
c T 2 Q 2 Q 1 Q 0
d. T 2 Q 2 Q 1 Q 0
35 Giả sử chúng ta dùng mạch lật RS để thiết kế Bộ đếm thuận cơ số 9, khi đó
đầu vào S 0 (sau khi đã tối thiểu) có phơng trình:
a S 0 Q 3 Q 0
b S 0 Q 3 Q 0
c S 0 Q 3 Q 0
d S 0 Q 3 Q 0