CHƯƠNG I: NGUYÊN LÍ VÀ CẤU TRÚC CỦA HỆ THỐNG OFDM
CHƯƠNG 4: THIẾT KẾ HỆ THỐNG OFDM
4.3 QUY TRÌNH THIẾT KẾ
4.3.1 Tóm tắt các bước thiết kế và hiện thực ứng dụng với Quartus II 9.1
Các bước cần thiết đẻ thiết kế và hiện thực ứng dụng trên Board DE2 với phần mềm Quartus II 9.1 được mô tả tóm tắt trong nội dung bên dưới. Các bước theo thứ tự bao gồm:
Hình 4.18: Các bước thiết kế và hiện thực ứng dụng với Quartus II 9.1
Khởi tạo project: Tạo mới project, đặc cả cấu hình của project như: thư mục gốc, ngôn ngữ thiết kế (verilog hay VHDL, …), loại chip FPGA sử dụng, các công cụ hỗ trợ.
Viết module đặc tả VHDL: Đặc tả thiết kế sử dụng ngôn ngữ VHDL.
Gán tín hiệu IN, OUT: Gán chân tín hiệu IN, OUT của module vừa thiết kế với chân tín hiệu trên chip FPGA.
Tổng hợp mạch: Tổng hợp thiết kế, ánh xạ sang các phần tử phần cứng (Logic cell, Block memory,…) , đi dây mạch trên chip FPGA. Kết thúc quá trình này sẽ tạo ra file cấu hình (.sof, .pof).
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy
Cấu hình chip FPGA: Nạp file cấu hình đã tổng hợp ở bước trên lên chip FPGA
Kiểm tra chức năng trên board DE2: Sử dụng các thiết bị trực quan (Switch, button, led,…) trên board DE2 để kiểm tra thiết kế.
4.3.2 Giao diện làm việc Altera Quartus 9.1
Giao diện làm việc của phần mềm Altera Quartus II được mô tả như hình :
Vùng liệt kê cấu trúc file: Hiện thị cấu trúc file trong project hiện tại.
Vùng hiện thị các bước biên dịch: Cho phép truy xuất nhanh đến các tác vụ phân tích và tổng hợp mạch.
Vùng viết code: Cho phép lập trình và mô tả thiết kế.
Vùng hiển thị các trạng thái, kết quả xử lý: Thông báo kết quả trả về khi tổng hợp mạch.
Hình 4.19: Các bước thiết kế và hiện thực ứng dụng với Quartus II 9.1 4.3.3 Khởi tạo project mới
Bước 1: Vào Menu > file chọn New Project Wizard.
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy Hình 4.20:Tạo mới một project.
Bước 2: Bước này cho phép lựa chọn dòng chip FPGA để thiết kế. Chú ý các thông số sau:
Device family Family: Cyclone II.
Target device check “Specific device selected in „Available devices‟ list”.
Available devices EP2C35F672C6
Hình 4.21: Hộp thoại lựa chọn chip 4.3.4 Viết module đặc tả bằng VHDL
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy Trong phần này ta sẽ tạo mới một file thiết kế sử dụng ngôn ngữ Verilog HDL và thêm vào project vừa tạo. Thực hiện theo các bước sau
Bước 1: Vào Menu > file chọn New> Ở đây ta chọn loại file VHDL
Hình 4.22: Tạo mới file
Bước 2: Viết đặc tả module vào cửa sổ code của Quartus II như mô tả dưới đây:
Hình 4.23: Viết code đặc tả module
Bước 3: Sau khi lưu file xong phải thiết lập cho file là top-level. Việc thiết lập file top level nhằm thông báo cho Quartus biết, module VHDL nào trong thiết kế cần được tổng hợp.
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy Hình 4.24: Lựa chọn top-level cho file.
4.3.5 Thiết lập tín hiệu INPUT, OUTPUT.
Các tín hiệu input, output được mô tả trong file VHDL chỉ có ý nghĩa trong quá trình thiết kế. Để có thể nạp và hiện thực thiết kế lên board DE2 cần phải gán các chân tín hiệu trong file VHDL với các chân tín hiệu thật sự trên chip FPGA. Để cấu hình chân tín hiệu IN, OUT của mạch vừa thiết kế, ta tiến hành lần lượt theo các bước sau:
Bước 1: Chọn công cụ phân tích và tổng hợp (Star Analysis & Synthesis) để tổng hợp và kiểm tra lỗi mạch. Đây cũng là bước cần thiết để Quartus phân tích và tự động nhận diện các tín hiệu input, output của mạch. Chọn như trong hình.
Hình 4.25: Bắt đầu phân tích và tổng hợp mạch
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy Bước 2: Khi màn hình thông báo việc phân tích và tổng hợp thành công. Bước tiếp theo là gán chân cho các tín hiệu. Chọn Assignments > Pin Planner cửa sổ lựa chọn chân sẽ xuất hiện như hình 4.26. Sau đó ta dò các chân cần gán trong file DE2_pin_assigments.csv (File cấu hình chuẩn này chứa thông tin kết nối tất cả các chân FPGA với các thiết bị trên board DE2)
Hình 4.26: Cửa sổ gán chân.
4.3.6 Tổng hợp thiết kế
Sau khi gán chân cho các tín hiệu INPUT, OUTPUT của thiết kế. Bước tiếp theo là tổng hợp mạch, và hiện thực lên chip FPGA. Để tổng hợp mạch hoàn chỉnh chọn Processing >Start Compilation (hoặc bấm Ctr + L).
Nếu quá trình tổng hợp thành công, một bảng thông báo được trả về như trong hình 4.27. Ở đây chú ý một sô thông số.
Total logic elements: 12,451 / 33,216
Total combinational functions: 11,826 / 33,216
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy
Dedicated logic registers: 2,033 / 33,216
Total pins: 90 / 475 Các thông số trên cho biết:
Mạch vừa thiết kế cần 12,451 logic element trên board DE2 để hiện thực (tổng cộng chịp FPGA hiện tại có 33,216 logic elements).
Mạch vừa thiết kế cần 90 pin để hiện thực ( tổng cộng chip FPGA hiện tại có 475 pin)
Hình 4.27: Thông báo việc biên dịch thành công 4.3.7 Nạp lên board
DE2 hỗ trợ 2 cách cấu hình chip FPGA. Đó là chế độ nạp đó là JTAG (Join Test Action Group) và AS (Active Serial). Trong chế độ JTAG thì dữ liệu cấu hình sẽ được nạp trực tiếp lên FPGA. Trong chế độ này thì thông tin cấu hình sẽ bị mất khi tắt nguồn. Ở chế độ AS, thì dữ liệu cấu hình sẽ được nạp lên bộ nhớ flash. Mỗi khi mở nguồn (reset) thì thông tin cầu hình ở đây sẽ được load lên FPGA, do đó thông tin cấu hình FPGA sẽ không bị mất mỗi khi tắt nguồn. Nhưng chúng ta chỉ quan tâm đến chế độ nạp JTAG.
Nhấn nút Start để bắt đầu việc lập trình. Trong khi lập trình thì các đèn led trên board DE2 sẽ sáng mờ đi. Trên cửa sổ lập trình, thanh Progess sẽ cho thấy tiến trình nạp lên board DE2.
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy Hình 4.28: Cửa sổ chạy chương trình trên board
Thực hiện hệ thống OFDM trên FPGA SVTH: Lê Quang Huy