Nghiên cứu phương pháp Layout IC tối ưu, ứng dụng Layout mạch logic cơ bản

Nghiên cứu phương pháp Layout IC tối ưu, ứng dụng Layout mạch logic cơ bản Nghiên cứu phương pháp Layout IC tối ưu, ứng dụng Layout mạch logic cơ bản Nghiên cứu phương pháp Layout IC tối ưu, ứng dụng Layout mạch logic cơ bản luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

LUẬN VĂN THẠC SĨ KỸ THUẬT

KỸ THUẬT ĐIỆN TỬ

Hà Nội – Năm 2013

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

-

CAO THỊ VÂN ANH

CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ

LUẬN VĂN THẠC SĨ KỸ THUẬT

KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC : TS NGUYỄN VŨ THẮNG

Hà Nội – Năm 2013

-I-

M ỤC LỤC

MỤC LỤC I LỜI CAM ĐOAN VI DANH MỤC CÁC HÌNH VẼ VII DANH MỤC CÁC BẢNG BIỂU XI DANH MỤC CÁC TỪ VIẾT TẮT XII

LỜI MỞ ĐẦU 1

CHƯƠNG 1 VAI TRÒ CỦA THIẾT KẾ LAYOUT TRONG QUÁ TRÌNH SẢN XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH VỰC THIẾT KẾ IC TẠI VIỆT NAM 3

1.1 Tổng quan về thiết kế IC 3

1.2 Quá trình thiết kế IC 4

1.2.1 Thiết kế luận lý – Front End design 5

1.2.2 Thiết kế vật lý 6

1.3 Sự phát triển ngành IC ở Việt Nam 8

CHƯƠNG 2 TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI MẠCH, GIỚI THIỆU CÔNG NGHỆ CMOS 10

2.1 Tổng quan, ưu nhược điểm của các công nghệ chế tạo 10

2.2 Cấu tạo, nguyên lý làm việc của các phần tử CMOS 11

2.2.1 Các phần tử tích cực trong công nghệ CMOS 11

2.2.2 Cấu trúc của transistor NMOS 12

2.2.3 Đặc tính Von-ampe của transistor NMOS 13

2.2.4 Đặc tính I-V của transistor PMOS 16

2.2.5 Các phần tử thụ động sử dụng trong công nghệ MOS 16

2.2.6 Điện trở 17

-II-

2.2.6.1 Điện trở khuếch tán (Diffussion Registor): 17

2.2.6.2 Điện trở Polysilicon (Polysilicon Registor) 17

2.2.6.3 Điện trở giếng (Well Registor) 17

2.2.7 Tụ điện 18

2.3 Các quá trình cơ bản trong công nghệ CMOS 19

2.3.1 Quá trình oxi hóa (Oxidation) 20

2.3.2 Quá trình Khuếch tán (Diffusion) 21

2.3.3 Cấy Ion (Ion Implantation) 22

2.3.4 Quá trình lắng đọng (Deposition) 23

2.3.5 Quá trình ăn mòn (Etching) 24

2.3.6 Quá trình quang khắc (Lithography) 25

2.4 Quá trình chế tạo một transistor MOS 27

CHƯƠNG 3 KIẾN THỨC LAYOUT CƠ BẢN 30

3.1 Các phần tử cơ bản 30

3.2 Cổng logic 31

3.2.1 Mạch cổng Inverter 31

3.2.2 Mạch cổng NAND 32

3.2.3 Mạch cổng NOR 33

3.2.4 Tranmission gate 34

3.3 Đọc hiểu sơ đồ nguyên lý 35

3.4 Stick diagram 36

3.5 Các lớp và kết nối 38

3.5.1 Lớp dẫn 38

3.5.2 Lớp cách điện 38

3.5.3 Contact, via 38

-III-

3.5.4 Lớp Implant 38

3.6 Các luật layout cần chú ý 38

3.6.1 Độ rộng 39

3.6.2 Khoảng cách 39

3.6.3 Chồng lấn (Overlap) 40

3.6.4 Mở rộng 40

3.6.5 Một số lỗi drc thường gặp 41

3.7 Đánh giá layout 42

CHƯƠNG 4 PHƯƠNG PHÁP THIẾT KẾ LAYOUT 44

4.1 Các kĩ thuật layout cơ bản 44

4.1.1 Layout một transistor cơ bản 44

4.1.2 Dùng chung (Sharing) 44

4.1.3 Gấp transistor (Folding) 45

4.2 Thiết kế layout tối ưu 47

4.2.1 Giảm diện tích (Area) 48

4.2.1.1 Kĩ thuật folding không đều 48

4.2.1.2 Xếp chồng transistor 49

4.2.2 Tăng tốc độ làm việc cho transistor 50

4.2.2.1 Thu gọn transistor (Folding) 51

4.2.2.2 Các đường tín hiệu ngắn nhất 52

4.2.2.3 Hạn chế dung poly 53

4.2.3 Hạn chế lỗi trong sản xuất 53

CHƯƠNG 5 THIẾT KẾ VÀ MÔ PHỎNG, ĐÁNH GIÁ LAYOUT CỦA CÁC PHẦN TỬ LOGIC CƠ BẢN HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 55

5.1 Các bước thiết kế, mô phỏng 55

-IV-

5.1.1 Vẽ sơ đồ nguyên lí 55

5.1.2 Vẽ và kiểm tra DRC, LVS của layout 56

5.1.3 Extract ra mạch sau layout 57

5.1.4 Mô phỏng mạch extract sau layout 58

5.2 Tối ưu mạch về timing 60

5.2.1 Thu gọn transistor (Folding) 60

5.2.1.1 Mạch đảo 60

5.2.1.2 Mạch Nand2 61

5.2.1.3 Mạch Nor2 62

5.2.1.4 Kết quả tính toán trễ trễ thu được 62

5.2.2 Các đường tín hiệu ngắn nhất 63

5.2.2.1 Mạch đảo 63

5.2.2.2 Mạch Nand2 64

5.2.2.3 Mạch Nor2 65

5.2.2.4 Kết quả tính toán trễ trễ thu được 65

5.2.3 Hạn chế dùng poly 66

5.2.3.1 Mạch đảo 66

5.2.3.2 Mạch Nand2 67

5.2.3.3 Mạch Nor2 68

5.2.3.4 Kết quả tính toán trễ trễ thu được 68

5.2.4 Tổng hợp và đánh giá kết quả 69

5.3 Giảm diện tích (Area) 70

5.3.1 Kĩ thuật folding không đều 70

5.3.2 Xếp chồng transistor 72

5.3.3 Đánh giá kết quả 73

-V-

5.4 Kết luận và hướng phát triển đề tài 73KẾT LUẬN 74TÀI LIỆU THAM KHẢO 75

-VI-

LỜI CAM ĐOAN

Trước hết, tôi xin gửi lời cảm ơn chân thành tới tập thể các thầy cô trong Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội đã tạo ra một môi trường tốt

để tôi học tập và nghiên cứu Tôi cũng xin cảm ơn các thầy cô trong Viện Đào tạo sau đại học đã quan tâm đến khóa học này, tạo điều kiện cho các học viên có điều kiện thuận lợi để học tập và nghiên cứu Và đặc biệt Tôi xin gửi lời cảm ơn sâu sắc đến thầy giáo TS.Nguyễn Vũ Thắng đã tận tình chỉ bảo, hướng dẫn và sửa chữa cho nội dung của luận văn này

Tôi xin cam đoan rằng nội dung của luận văn này là hoàn toàn do tôi tìm hiểu, nghiên cứu và viết ra Tất cả đều được tôi thực hiện cẩn thận và có sự định hướng

và sửa chữa của giáo viên hướng dẫn

Tôi xin chịu trách nhiệm với những nội dung trong luận văn này

Tác giả

Cao Thị Vân Anh

-VII-

DANH M ỤC CÁC HÌNH VẼ

Hình 1-1 Quá trình thiết kế IC 4

Hình 1-2 Thiết kế vật lý 7

Hình 2-1 Cấu tạo của một MOSFET 11

Hình 2-2 Mặt cắt đứng của một NMOS 12

Hình 2-3 Mặt cắt ngang của một NMOS 13

Hình 2-4 Đặc tính I-V của NMOS 13

Hình 2-5 Cấu trúc của một điện trở khuếch tán 17

Hình 2-6 Điện trở giếng 18

Hình 2-7 Tụ điện sử dụng hai lớp poly-silicon 18

Hình 2-8 Cấu trúc một Wafer 19

Hình 2-9 Phiến Si trước và sau khi oxi hóa 20

Hình 2-10 Khuếch tán từ nguồn vô hạn và hữu hạn 21

Hình 2-11 Quá trình cấy Ion 22

Hình 2-12 Quá trình ăn mòn 24

Hình 2-13 Quá trình quang khắc 25

Hình 2-14 Quang khắc dùng cảm quang dương và cảm quang âm 26

Hình 2-15 Tạo lớp bán dẫn N-well 27

Hình 2-16 Tạo vùng hoạt động và các lớp cách ly 28

Hình 2-17 Hình thành cổng ôxit 28

Hình 2-18 Hình thành cực cổng của transistor 29

Hình 2-19 Hình thành các cực S và D 29

Hình 3-1 Nguyên lí làm việc của MOSFET 30

Hình 3-2 Sơ đồ nguyên lý cổng Inverter loại CMOS 31

Hình 3-3 Kí hiệu và bảng sự thật cổng Inverter 31

-VIII-

Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS 32

Hình 3-5 Kí hiệu và bảng sự thật cổng NAND 32

Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS 33

Hình 3-7 Kí hiệu và bảng sự thật cổng NOR 33

Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS 34

Hình 3-9 Kí hiệu và bảng sự thật của transmission gate 35

Hình 3-10 Ví dụ một sơ đồ nguyên lý 35

Hình 3-11 Một ví dụ về stick diagram 36

Hình 3-12 Stick diagram của NMOS và PMOS 37

Hình 3-13 Sơ đồ nguyên lý của cổng Inverter và stick diagram tương ứng 37

Hình 3-14 Độ rộng nhỏ nhất 39

Hình 3-15 Độ rộng chính xác 39

Hình 3-16 Khoảng cách tối thiểu 39

Hình 3-17 Độ chồng lấn 40

Hình 3-18 Độ mở rộng 40

Hình 3-19 Các lớp sử dụng trong thiết kế layout 41

Hình 3-20 Một số lỗi drc thường gặp 42

Hình 3-21 Định nghĩa về các timing 43

Hình 4-1 Layout của một transistor 44

Hình 4-2 Kĩ thuật sharing 45

Hình 4-3 Folding layout của transistor 46

Hình 4-4 Các bước folding layout của transistor 46

Hình 4-5 Bố trí layout 47

Hình 4-6 Folding đều nhau 48

Hình 4-7 Folding không đều 49

-IX-

Hình 4-8 Trước xếp chồng 49

Hình 4-9 Sau xếp chồng 50

Hình 4-10 Các điện dung kí sinh trên một transistor 51

Hình 4-11 Điện trở tương đương trước và sau khi thu gọn transistor 52

Hình 4-12 Nhiều via và contact 54

Hình 5-1 Sơ đồ nguyên lí 55

Hình 5-2 Layout 56

Hình 5-3 Kiểm tra LVS 56

Hình 5-4 Kiểm tra DRC 57

Hình 5-5 Extract mạch sau layout 57

Hình 5-6 Mạch mô phỏng 58

Hình 5-7 Cấu hình thêm về mạch testbench 58

Hình 5-8 Kết quả mô phỏng sau layout 59

Hình 5-9 Layout trước và sau khi folding của invx1 60

Hình 5-10 Layout trước và sau khi folding của nand2x1 61

Hình 5-11 Layout trước và sau khi folding của nor2x1 62

Hình 5-12 Layout trước và sau khi giảm kim loại của invx1 63

Hình 5-13 Layout trước và sau khi giảm kim loại của nand2x1 64

Hình 5-14 Layout trước và sau khi giảm kim loại của nor2x1 65

Hình 5-15 Layout trước và sau khi giảm poly của invx1 66

Hình 5-16 Layout trước và sau khi giảm poly của nand2x1 67

Hình 5-17 Layout trước và sau khi giảm poly của nor2x1 68

Hình 5-18 Folding đều nhau 70

Hình 5-19 Folding không đều 70

Hình 5-20 Trước xếp chồng 72

-X- Hình 5-21 Sau xếp chồng 72

-XI-

DANH M ỤC CÁC BẢNG BIỂU

Bảng 2-1 Tóm tắt vùng hoạt động của NMOS 15

Bảng 3-1 Một số lỗi drc thường gặp 41

Bảng 5-1 Kết quả mô phỏng trước và sau khi folding 62

Bảng 5-2 quả mô phỏng trước và sau khi giảm kim loại 65

Bảng 5-3 Kết quả mô phỏng trước và sau khi giảm poly 68

Bảng 5-4 Bảng kết quả thời gian trễ khi có và không áp dụng các phương pháp 69

Bảng 5-5 Kết quả đo diện tích khi folding đều và không đều 71

Bảng 5-6 Kết quả đo diện tích trước và sau xếp chồng 73

NMOS Negative channel Metal Oxide Semiconductor PMOS Positive channel Metal Oxide Semiconductor

Trong những năm gần đây, lĩnh vực thiết kế vi mạch tại Việt Nam bắt đầu phát triển và có tiềm năng Đầu năm 2008, chip vi xử lý 8-bit đầu tiên của Việt Nam mang tên Sigma K3 đã được thiết kế thành công bởi IC DREC (Trung tâm Nghiên cứu và Đào tạo thiết kế vi mạch – Đại học Quốc gia TP.HCM) Các công ty nước ngoài hoạt động trong lĩnh vực thiết kế IC đã bắt đầu mở chi nhánh tại Việt Nam (như Dolphin Technology, e-Silicon …)

Thiết kế layout là một trong những khâu quan trọng cuối cùng để đảm bảo chế tạo thành công IC Hiện tại ở Việt Nam, lĩnh vực này còn khá mới mẻ Do đó, cần có những nghiên cứu cơ bản về quá trình thiết kế vi mạch để tạo điều kiện cho lĩnh vực này tiếp tục phát triển rộng hơn nữa

Trong đồ án này tôi thực hiện với đề tài: “Nghiên c ứu phương pháp layout

2

TÓM TẮT ĐỒ ÁN Thiết kế layout là thiết kế lớp mặt nạ trong quá trình sản xuất IC Đối với sản xuất IC số thì cần thiết kế thư viện chuẩn (standard cell library), bao gồm các phần

tử cơ bản: mạch tổ hợp (nand, nor, not ) và mạch dãy (flip flop…) Từ đó xây dựng nên thành các mạch tích hợp lớn như memory …

Mục đích của đề tài là đưa ra những kiến thức cỏ bản nhất về sản xuất IC nói chung và thiết kế layout nói riêng Đồng thời đi chi tiết vào phương pháp, công cụ thiết kế layout

Nội dung của đề tài được chia làm 5 chương:

Chương 1: Giới thiệu chung

Vai trò của thiết kế layout trong quá trình sản xuất IC và tình hình phát triển của lĩnh vực thiết kế IC tại Việt Nam

Chương 2: Tổng quan về công nghệ CMOS

Tổng quan về các công nghệ chế tạo vi mạch tích hợp, giới thiệu công nghệ CMOS

Chương 3: Kiến thức layout cơ bản

Kiến thức cơ bản về layout và đánh giá layout

Chương 4: Phương pháp thiết kế layout tối ưu

Các kĩ thuật để thiết kế layout một vi mạch số một cách tối ưu

Chương 5: Thiết kế và mô phỏng, đánh giá layout các phần tử logic cơ bản Hướng phát triển của đề tài

Áp dụng các phương pháp trên để thiết kế layout các cổng logic cơ bản Sau đó mô phỏng, đánh giá để chứng minh các phương pháp đưa ra là đúng đắn Cuối cùng đưa ra hướng phát triển của đề tài

3

CHƯƠNG 1 VAI TRÒ CỦA THIẾT KẾ LAYOUT TRONG QUÁ TRÌNH S ẢN XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH

V ỰC THIẾT KẾ IC TẠI VIỆT NAM

Phần này giới thiệu tổng quan về thiết kế vi mạch nhằm cung cấp 1 số kiến thức cơ bản cũng như những kĩ năng, công cụ cần biết khi nghiên cứu về lĩnh vực này Đồng thời nêu vai trò của việc thiết kế layout trong quá trình sản xuất IC và tình hình phát triển của lĩnh vực thiết kế IC tại Việt Nam

1.1 Tổng quan về thiết kế IC

IC là viết tắt của từ Intergrated-Circuit, đó là một mạch tích hợp của hàng triệu phần tử (transistor) được tích hợp trên một “chip” bán dẫn IC được phân thành hai loại chính là IC số và IC tương tự

IC số là IC được thiết kế dựa trên phân tích và xử lý với tín hiệu số bằng các thuật toán số học và lôgic Tín hiệu vào và ra của IC cũng là tín hiệu số Với loại IC này ưu điểm lớn nhất của là nó có độ chính xác rất cao, có khả năng lưu trữ thông tin lớn

IC tương tự là IC được thiết kế dựa trên phân tích và xử lý tín hiệu tương tự,

là loại IC thực hiện các biến đổi điện tuyến tính (như IC ổn áp, IC điều chế, IC tạo dao động …)

Việc thiết kế, chế tạo IC tương tự gặp nhiều khó khăn do chúng ta phải quan tâm rất nhiều tới các hiệu ứng xảy ra trong IC Vì các hiệu ứng này có thể sẽ gây ra nhiều thay đổi tại đầu ra, chính vì vậy mà mức độ tổ hợp cho IC tương tự thường thấp hơn của IC số

4

Dù là thiết kế loại nào thì quy trình thiết kế cũng gồm 2 giai đoạn chính:

- Thiết kế luận lý (Logical design – Front End design)

- Thiết kế vật lý (Physical design – Back End design)

SpecificationSchematic design Simulation

Meets the spec?

yesno

Layout design

DRC

LVSParasitic Extraction Simulation

Meets the spec?

Completed designno

LVS Checking DRC Checking

LOGICAL DESIGN PHYSICAL DESIGN

Hình 1-1 Quá trình thiết kế IC

5

Thiết kế số

Sử dụng ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, System-C…)

để hiện thực các chức năng logic của thiết kế Lúc này ta không cần quan tâm đến cấu tạo chi tiết của mạch mà chỉ chú trọng vào chức năng của mạch dựa trên kết quả tính toán cũng như sự luân chuyển dữ liệu giữa các thanh ghi (register) Đây là thiết

kế mức chuyển thanh ghi (RTL – Register Transfer Level) Sau đó thiết kế RTL sẽ được mô phỏng để kiểm tra xem có thỏa tính đúng đắn của mạch hay không Các CADs phổ biến dùng thiết kế và mô phỏng RTL là: NC-Verilog, NC-VHDL (của Cadence), ModelSim (của Mentor Graphic), VCS (của Synosys)

Tiếp theo, thiết kế RTL được tổng hợp (synthesize) thành các cổng (gate) cơ bản: NOT, NAND, XOR, MUX,…Quá trình này được thực hiện với sự trợ giúp của các CADs chuyên dụng Phổ biến hơn cả là Design Compiler (Synopsys), Synplify (Synplicity), XST (Xilinx) Kết quả của quá trình tổng hợp không là duy nhất và tùy thuộc vào CADs và thư viện các cổng và macro của nhà sản xuất chip

Nói chung thiết kế số được hỗ trợ rất nhiều bởi các công cụ thiết kế chuyên dụng CADs hơn tương tự

Thiết kế tương tự

Các thiết kế tương tự không được hỗ trợ đắc lực bởi CADs như thiết kế số Phần lớn công việc được thực hiện bởi con người (80%) và đòi hỏi nhiều kinh nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, công nghệ sản xuất của các linh kiện Một điều may mắn là các thiết kế tương tự chủ yếu là các chip quản lí năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, … (các lĩnh vực mà chip số chưa làm được hoặc không hiệu quả) chứa số lượng linh kiện ít hơn nhiều

so với các thiết kế số với hàng triệu transistor

6

Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà các chip analog sẽ được sử dụng, chuyên viên thiết kế chọn kiến trúc chip thích hợp (kinh nghiệm có yếu tố quan trọng trong bước này) Sau đó tham số của các linh kiện trong kiến trúc đã chọn được tính toán và mô phỏng với các phần mềm chuyên dụng Các CADs thông dụng là HSpice (Synopsys), Star-Hspice (Avant Copr), IC Design, Pspice (Cadence), IC Design (Mentor Graphics) Quá trình tính toán, mô phỏng được thực hiện cho đến khi đạt được kết quả theo yêu cầu, đôi khi phải thay đổi cả kiến trúc mạch

Bên cạnh các mô phỏng miền thời gian, đáp ứng tần số… Một loại mô phỏng thường hay sử dụng khi thiết kế chip analog là mô phỏng Monte-Carlo Mô phỏng này dùng để khảo sát tín hiệu ra khi có các thay đổi về điện áp nguồn, nhiệt độ môi trường, sai số quy trình sản xuất…

1.2.2 Thiết kế vật lý

Thiết kế layout

Netlist thu được trong quá trình thiết kế luận lý được dùng để tạo layout cho chip Ở giai đoạn này các linh kiện và các liên kết giữa chúng sẽ được tạo hình (hình dạng thực tế của các linh kiện và dây dẫn trên wafer trong quá trình sản xuất) Việc thiết kế tuân theo các quy luật (design rules) mà nhà sản xuất đưa ra Các quy luật này phụ thuộc vào khả năng thi công và công nghệ của của nhà máy sản xuất

Có hai loại quy luật thiết kế là: lamda (λ) và quy luật tuyệt đối Với quy luật lamda thì các kích thước phải là bội số của lamda, trong khi quy luật tuyệt đối sử dụng các kích thước cố định Sử dụng quy luật lamda giúp ta chuyển đổi thiết kế nhanh khi công nghệ thay đổi

Thiết kế số được hỗ trợ lớn bởi CADs, sử dụng thư viện các phần tử cơ bản

(standard cell library) để place and route tự động Chip analog đòi hỏi các thiết kế

Standard cell library(nand,inverter,an, xor,xnor,mux )

Place and route automatically

8

DRC và LVS được thực hiện bởi các tool chuyên dụng của Synopsys, Candence hay Mentor Graphic Sau đó toàn bộ quá trình thiết kế vật lý sẽ được xuất

ra 1 file (*.gds hay *.gdsII) và gửi đến nhà máy sản xuất

Chip sau khi sản xuất sẽ được kiểm tra trước và sau khi đóng gói để kiểm tra thông số trước khi được chuyển cho khách hàng hoặc đưa ra thị trường

Ở Việt Nam mặc dù kỹ thuật điện tử đã được đưa vào từ lâu tuy nhiên do nhiều nguyên nhân mà đến nay công nghiệp điện tử của nước ta vẫn còn hết sức lạc hậu, thua kém xa so với thế giới Ta chưa có dây chuyền công nghệ hiện đại để nghiên cứu và sản xuất chế tạo IC, đây cũng là vấn đề khó khăn chung cho nhiều ngành khoa học khác, nhưng không vì thế mà chúng ta không thể phát triển được nghành thiết kế IC tương tự Việt Nam chưa chế tạo ra được IC, nhưng hoàn toàn

có thể tạo ra những thiết kế IC tốt, điều này đối với Việt Nam thì có thể thực hiện được, và thậm chí đây còn là thế mạnh của ta

Hiện nay do sự mở cửa thị trường, đã có những công ty nước ngoài đầu tư vào thị trường Việt Nam trong lĩnh vực IC: Active Semiconductor của Mỹ chuyên

về thiết kế IC tương tự đầu tư theo hướng mở văn phòng thiết kế (ở Hà Nội) và tập đoàn Renesas của Nhật, hiện đang hợp tác với trường Đại học Bách khoa Thành phố Hồ Chí Minh về đào tạo các kỹ sư thiết kế IC (các sản phẩm của công ty chủ yếu là IC số) Trung tâm ICDREC đặt tại trường đại học quốc gia Thành phố Hồ Chí Minh là trung tâm nghiên cứu đi đầu tại Việt Nam và đã thiết kế được những sản phẩm IC đầu tiên

Việt Nam sẽ là điểm đến của khoa học công nghệ trong thế kỷ 21 Các nhà đầu tư nước ngoài như Mỹ, Nhật… sẽ đổ vào Việt Nam vì đây là một thị trường có khả năng sử dụng chất xám với giá lao động còn rất rẻ, khi đó ta có thể học hỏi được rất nhiều về kinh nghiệm và các kỹ thuật thiết kế IC tiên tiến nhất Hơn nữa,

10

CHƯƠNG 2 TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI

M ẠCH, GIỚI THIỆU CÔNG NGHỆ CMOS

Chương này trình bày tổng quan về các công nghệ chế tạo, và đi sâu vào công nghệ CMOS.Nêu cấu tạo, nguyên lý làm việc của các phần tử CMOS, cũng như các kĩ thuật chế tạo được sử dụng trong công nghệ CMOS, các bước chế tạo một phần tử CMOS

Trong thời gian đầu, cơ sở để thiết kế mạch tương tự là dựa trên công nghệ Bipolar Trong một thời gian dài công nghệ Bipolar chiếm ưu thế với họ IC TTL nổi tiếng, vào những năm đầu thập niên 70 đã xuất hiện công nghệ MOS mà điển hình là dòng sản phẩm DRAMs, các họ chip có khả năng lập trình (vi xử lý) và họ

IC 4000 Khoảng 20 năm trở lại đây việc thiết kế mạch lại chủ yếu dựa trên công nghệ CMOS Đầu thập niên 80, công nghệ silicon-gate CMOS ra đời cho phép kết hợp cả CMOS và Bipolar thành BiCMOS tạo ra công nghệ mang tính cạnh tranh cao về giá thành và tốc độ

Ưu điểm nổi bật của công nghệ CMOS là tiêu tốn năng lượng ít hơn và năng lượng phân tán cũng ít hơn so với công nghệ Bipolar Công nghệ CMOS tạo nên khả năng tích hợp các phần tử cao hơn so với Bipolar Nguồn nguyên liệu thô để dùng cho công nghệ CMOS là rất rẻ và có số lượng nhiều gần như vô hạn

Cách đây hai mươi năm, công nghệ CMOS mới chỉ được phát triển để hỗ trợ các ứng dụng có yêu cầu cao về tần số Đến nay, công nghệ CMOS phát triển nhanh chóng tạo nên các vi mạch với độ tích hợp cao, làm giảm kích thước, và giá thành, tích hợp nhiều tính năng ưu việt

Công nghệ CMOS có rất nhiều những lợi thế và đang ngày càng được sử dụng nhiều để chế tạo IC Để hiểu biết sâu hơn về các giai đoạn sản xuất IC dùng công nghệ CMOS, phần tiếp theo dưới đây sẽ giới thiệu về các quá trình cơ bản sử dụng trong công nghệ này

11

Các phần tử cơ bản trong công nghệ CMOS sẽ bao gồm các phần tử tích cực như Transistor trường (MOSFET), và các phần tử thụ động như tụ điện, điện trở Dưới đây là giới thiệu về các phần tử này:

Transistor trường có hai loại là MOSFET (Metal-Oxide Semiconductor Field Effect Transsitor) và JFET (Junction Field Effect Transistor) Tuy nhiên trong công nghệ thiết kế VLSI thì chủ yếu sử dụng MOSFET do vậy chúng ta chỉ đi sâu nghiên cứu những đặc tính của MOSFET MOSFET có hai loại là MOSFET kênh P (PMOS) và MOSFET kênh N (NMOS) CMOS (MOS bù) dùng cả 2 thiết bị kênh P

và kênh N Cấu tạo của một MOSFET được mô tả như hình 2-1 [1]

Hình 2-1 Cấu tạo của một MOSFET Cực cổng (Gate) được phủ bởi lớp kim loại như nhôm hay polysilicon và được pha tạp với nồng độ cao Giữa lớp kim loại này và đế (Substrate) là lớp oxit SiO2 mỏng, hình thành tụ giữa cực cổng (Gate) và đế Nồng độ hạt dẫn trong kênh dẫn phụ thuộc vào điện áp VG do đó điện dung của cấu trúc này phụ thuộc vào VG

và VG được gọi là điện áp phân cực Đặc tính quan trọng nhất của CMOS là dùng điện áp đặt trên gate để điều khiển dòng nguồn-máng

12

Hình 2-2 thể hiện mặt cắt ngang của transistor NMOS (MOSFET kênh N) [1]

Hình 2-2 Mặt cắt đứng của một NMOS Vùng trung tâm của MOSFET là tụ MOS như miêu tả ở trên và cực trên của

tụ được gọi là cực Gate của MOSFET Thêm vào là hai vùng được bán dẫn kiểu N được pha tạp rất lớn (vùng n+) Hai vùng này được gọi là nguồn (S-Source) và máng (D -Drain) Vùng máng và nguồn cùng với đế sẽ tạo thành tiếp giáp p-n để tăng sự cách ly giữa các thiết bị thì tiếp giáp này cần được phân cực ngược và như vậy điện áp đế cần nhỏ hơn hay bằng điện áp được cấp vào cực D hay cực S Vùng bán dẫn dưới cực Gate được gọi là kênh dẫn Hai kích thước cần quan tâm của vùng kênh là W và L và việc chọn giá trị W, L thích hợp sẽ là rất quan trọng trong thiết

kế IC tương tự và IC số Hình 2-3 mô tả mặt cắt ngang của một NMOS [1]

Về mặt cấu trúc PMOS cũng tương tự như NMOS Chỉ có điều kênh sẽ là bán dẫn loại P, do đó trên lớp epitaxy trước khi tạo transistor cần phải tạo ra một giếng loại n (n-well) Cực D và S sẽ là bán dẫn pha tạp loại P đặt trên giếng đó và giá trị điện áp phân cực sẽ có giá trị ngược dấu với điện áp phân cực cho transistor NMOS Do vậy sau đây chúng ta chỉ nghiên cứu chi tiết về NMOS, còn PMOS chỉ đưa ra kết quả

S G D

13

Hình 2-3 Mặt cắt ngang của một NMOS

Để xét đặc tính I-V thì ta phải xây dựng được biểu thức của dòng điện chảy qua các tiếp điểm và điện áp cung cấp vào các tiếp điểm này Nhưng trước tiên ta xét trường hợp cả S, D và Body đều nối xuống đất

Khi VGS còn thấp hơn Vth tồn tại tiếp giáp PN từ S đến D và chỉ có một dòng rất nhỏ chảy qua hai điểm này Hình 2-4 mô tả đặc tính I-V của NMOS [1]

Hình 2-4 Đặc tính I-V của NMOS Khi VGS lớn hơn Vth các điện tử sẽ bị hút vào cực G và tạo ra lớp đảo mật

độ hình thành kênh dẫn từ Source tới Drain Khi cấp một điên áp dương giữa hai tiếp điểm này thì sẽ tạo ra một điện trường để kéo các điện tử và tạo thành một dòng

14

điện giữa các tiếp điểm này Dòng điện trong transistor NMOS luôn đi vào cực máng, cực G thì được cách ly với kênh do đó dòng điện Ig về mặt lý tưởng thì bằng không do đó Is=Id=Ids

Biểu thức của dòng Ids có thể được xây dựng bằng cách xét dòng điện tích chảy trong kênh Tuỳ theo giá trị của VDS mà ta có các vùng khác nhau như vùng tuyến tính, vùng bão hoà, vùng cut-off Vùng tuyến tính là vùng được tạo ra khi

VGS>Vth tức là có kênh dẫn từ cực S đến cực D nhưng VDS còn bé do đó dòng Ids tỉ

lệ tuyến tính với điện áp VDS đặt vào Vùng bão hoà xảy ra khi mà VDS lớn đến một mức nào đó thì tại phía cực D diện tích vùng nghèo sẽ lớn dần và làm cho kênh bị thu nhỏ và ứng với một VDS(sat) thì kênh sẽ bị cắt và lúc đó dòng Ids sẽ không phụ thuộc vào điện áp VDS mà chỉ phụ thuộc vào điện áp VGS Nói chung trong công nghệ MOS các transistor chủ yếu hoạt động trong vùng bão hoà Điểm cắt kênh gọi

là điểm pinch-off, còn vùng cắt là vùng xảy ra khi VGS<Vth khi đó chưa tạo thành kênh dẫn do đó dòng Ids=0 Thực tế khi VGS vẫn còn nhỏ hơn Vth nhưng có giá trị

đủ lớn thì không phải là Ids =0 mà khi đó thì dòng Ids tỉ lệ vớiVDS theo luật hàm mũ,

và trường hợp này gọi là vùng đảo yếu (Weak-inversion)

- Đặc tính trong vùng tuyến tính

Ở bất kỳ một điểm nào trên kênh thì Q'=-WC''ox (Vox-Vth) C/cm cho trường hợp Vox lớn hơn Vth và Vox thể hiện cho diện áp ngang qua lớp oxit và Vox=Vgs-V(x) với V(x) là điện áp ở bất kỳ điểm nào trên kênh Khi Vox>Vth thì I(x)

=Q'(x)v(x), v(x)là vận tốc của điện tử trong kênh Sau khi thay các công thức và tính toán thì ta được [1]:

15

- Đặc tính I-V trong vùng bão hoà

Như đã mô tả ở trên thì khi VDS đủ lớn thì sẽ xảy ra hiện tượng cắt kênh và khi đó dòng điện Ids về mặt lý thuyết là không phụ thuộc vào VDS mà giá trị của nó được xác định như sau [1]:

Ids=K'n/2W/L(VGS-Vth)2 với VDS>=(VGS-Vth)>=0 (2.2)

VDS(sat)=VGS-Vth

- Sự thay đổi độ dài kênh (Channel -Length Modulation)

Trong đặc tính ra của transistor ở trên ta đã coi khi transistor hoạt động trong vùng bão hoà thì Ids không còn phụ thuộc vào Vds Nhưng thực tế thì điều này là không đúng Giá trị của Ids được tính theo biểu thức sau [1]:

với λ được gọi là hệ số điều chế độ dài kênh

- Tóm tắt miền hoạt động của transistor NMOS

Bảng 2-1 tóm tắt miền hoạt động của transistor NMOS theo các điện áp đặt vào [1]

Bảng 2-1 Tóm tắt vùng hoạt động của NMOS

N - channel MOS trasistor

16

- Tham số mô hình tín hiệu nhỏ

Độ hỗ dẫn gm: gm = 𝑘𝑘′ (W/L)*(VGS – Vt) = �2𝑘𝑘𝐿𝐿′𝑊𝑊𝐼𝐼𝑉𝑉

Giá trị của các tụ sinh bởi các cặp tiếp giáp Gate-Source và Gate-Drain:

Trong vùng triode (tuyến tính): Cgs = Cgd = 𝐶𝐶𝐶𝐶𝐶𝐶∗𝑊𝑊𝐿𝐿

Như trên đã nói transistor PMOS tương tự như transistor NMOS Các điện

áp đưa vào các cực có dấu ngược so với NMOS.Một điều khác biệt nữa là tham số

dẫn nạp 𝑘𝑘′

R p của PMOS là nhỏ hơn so với 𝑘𝑘′

R n của NMOS từ hai đến ba lần vì thường độ linh động của lỗ trống chỉ là 40 % so với độ linh động của điện tử

Trong thiết kế IC bên cạnh các linh kiện tích cực là các MOSFET thì các linh kiện thụ động cũng góp phần rất quan trọng Các linh kiện thụ động đó là các điện trở và các tụ điện Điện trở có nhiều loại bao gồm điện trở khuếch tán, điện trở poly-silicon, điện trở giếng Tụ điện gồm có tụ điện được tạo thành bởi hai lớp poly-poly, metal-poly, silicon-silicon, metal-metal

17

2.2.6 Điện trở

2.2.6.1 Điện trở khuếch tán (Diffussion Registor):

Chúng ta có thể sử dụng các vùng khuếch tán tạo nguồn và máng để tạo điện trở Cấu trúc của điện trở này được mô tả bởi hình 2-5 [1]

Hình 2-5 Cấu trúc của một điện trở khuếch tán

Trong công nghệ CMOS các cực Gates thường được tạo ra bằng các lớp polysilicon Người ta thường sử dụng lớp này để làm điện trở Về mặt hình dạng thì điện trở này cũng tương tự như điện trở khuếch tán Giá trị của điện trở vuông thông thường nằm trong khoảng từ 20Ω đến 80Ω và phụ thuộc rất nhiều vào các quá trình xử lý

Trong công nghệ giếng thường được sử dụng làm thân của điện trở Giếng là một vùng có sự pha tạp rất nhỏ và do đó giá trị điện trở có thể đạt được khoảng 10

kΩ Đặc tính và hình dạng của điện trở giếng giống như điện trở expitaxy dùng trong công nghệ BJT Hình 2-6 mô tả điện trở giếng [1]

18

Hình 2-6 Điện trở giếng Trong công nghệ MOS ngoài cách sử dụng các lớp làm điện trở người ta còn

có thể sử dụng trực tiếp thiết bị MOSFET như là điện trở Đây chính là một ưu điểm của công nghệ MOS Nhược điểm lớn nhất của loại điện trở này là nó có độ phi tuyến lớn Có nghĩa là giá trị trở kháng từ cực S đến cực D phụ thuộc rất nhiều vào điện áp VDS Tuy nhiên cấu trúc điện trở này vẫn được sử hiệu quả trong trong rất nhiều ứng dụng

2.2.7 T ụ điện

Trong công nghệ MOS, tụ điện đóng vai trò rất quan trọng Có nhiều loại tụ điện được sử dụng trong công nghệ MOS, nhưng thực tế người ta thường sử dụng tụ poly-poly

Trong công nghệ MOS các lớp poly được sử dụng với rất nhiều mục đích Cấu trúc tiêu biểu của tụ điện sử dụng hai lớp poly được mô tả như hình 2-7 [1]

Hình 2-7 Tụ điện sử dụng hai lớp poly-silicon

19

Khoảng cách giữa hai phiến này thường có thể so sánh với chiều dày của lớp oxit của transistor MOS Trong cấu trúc này điều đáng chú ý là điện dung ký sinh giữa phiến poly ở dưới với các lớp ở dưới Điện dung này có giá trị tuỳ theo diện tích của lớp dưới, thường có giá trị từ 10% đến 30% điện dung của chính tụ poly-poly Các thông số khác cần quan tâm trong cấu trúc tụ này là sai số, hệ số phụ thuộc của điện dung vào nhiệt độ và điện áp Các hệ số phụ thuộc này phụ thuộc rất nhiều vào mức độ pha tạp trong các phiến của tụ và hằng số điện môi theo nhiệt độ

Cụ thể là khi ta tăng độ pha tạp thì hệ số phụ thuộc điện áp sẽ giảm Với nồng độ tạp chất thông thường thì hệ số phụ thuộc vào điện áp khoảng 50ppm/V, còn hệ số nhiệt là 50ppm/0C

Công nghệ chế tạo bán dẫn dựa trên nền tảng một số bước xử lý như oxi hóa (oxidation), khuếch tán (diffusion), cấy ion (ion implantation), ăn mòn (etching), quang khắc (photolithography) và epitaxy Tất cả các quá trình đều bắt đầu với một phiến vật liệu đơn tinh thể silicon Thông thường các miếng silic đơn tinh thể này được tạo ra bằng phương pháp Czocharalski hay kỹ thuật float zone [1] Đầu tiên sẽ tiến hành kéo đơn tinh thể thành thỏi đơn tinh silicon (thường có đường kính từ 75-

300 mm và dài 1m) Sau đó thỏi đơn tinh thể silicon được cắt thành từng lát mỏng

có bề dày từ 0,5 tới 0,7 mm gọi là wafer (hình vẽ) Khi đơn tinh thể được nuôi cấy chúng được pha tạp loại n hoặc p tạo thành phiến đế loại n hay p tương ứng Sau đây ta sẽ tìm hiểu các bước cơ bản nhất trong công nghệ chế tạo mạch tích hợp CMOS Hình 2-8 mô tả cấu trúc một wafer [1]

Hình 2-8 Cấu trúc một Wafer

20

2.3.1 Quá trình oxi hóa (Oxidation)

Đây là quá trình được thực hiện đầu tiên, mục đích của bước này là tạo ra một lớp SiO2 trên bề mặt của wafer, đây là lớp phủ vững chắc trên bề mặt và có khả năng cách điện cao, chịu nhiệt tốt bảo vệ cho lớp vật liệu Silic trong suốt quá trình khuếch tán Ngoài ra, SiO2 còn có khả năng bảo vệ toàn bộ mạch điện khỏi môi trường bên ngoài và chống tác dụng của phóng xạ Ngoài ra, ứng dụng quan trọng của lớp oxit này là dùng để làm tụ điện trong mạch tích hợp

Sau khi thực hiện sẽ có một lớp oxit trên bề mặt của wafer, lớp oxit sẽ được tạo ra cả hai hướng, tức là tạo lớp oxit ăn sâu vào bề mặt của wafer phần này chiếm 44% chiều dày lớp oxit còn 56% là nằm trên bề mặt của của wafer Chiều dày của lớp oxit được ký hiệu là tox thông thường thay đổi từ 150A tới 10000A Lớp oxit được tạo ra ở nhiệt độ từ 700 tới 1000 độ C Lớp oxit này đóng một vai trò cực kỳ quan trọng trong chế tạo và hoạt động của IC Hình 2-9 mô tả phiến Si trước và sau khi oxi hóa [1]

Hình 2-9 Phiến Si trước và sau khi oxi hóa Quá trình oxi hóa được biểu thị bằng các phương trình hóa học:

Si + O 2 SiO 2 (Oxihoá khô)

Si + 2H 2 O  SiO 2 + 2H 2 (Oxi hoá ướt)

21

Khuếch tán là bước cơ bản thứ hai Khuếch tán trong công nghệ bán dẫn là làm chuyển động các hạt tạp chất vào sâu trong phiến lợi dụng đặc tính chuyển động hỗn loạn của hạt Nếu có chênh lệch nồng độ hạt sẽ chuyển động từ miền có nồng độ cao về miền có nồng độ thấp Phương pháp này thường được sử dụng để tạo lớp chuyển tiếp p-n dùng cho chế tạo diode, transistor, tạo vùng nguồn máng của MOS hay tạo điện trở và bản cực tụ điện

Khuếch tán thường được thực hiện ở dải nhiệt độ rất cao từ 800oC tới

1400oC Có hai mô hình khuếch tán cơ bản là khuếch tán từ nguồn vô hạn và khuếch tán từ nguồn hữu hạn Khuếch tán từ nguồn vô hạn là ta giả sử nồng độ tạp

ở bề mặt khuếch tán không đổi trong suốt thời gian khuếch tán (No cm-3), phân bố nồng độ tạp theo độ sâu khuếch tán là hàm của thời gian (hình 2-10 a) [1] Khuếch tán từ nguồn hữu hạn là nồng độ tạp tại bề mặt khuếch tán giảm dần theo thời gian khuếch tán (hình 2-10 b) [1]

Hình 2-10 Khuếch tán từ nguồn vô hạn và hữu hạn

22

Trong cả hai mô hình NB là nồng độ tạp ban đầu của vật liệu bán dẫn Chuyển tiếp P-N hình thành khi tạp khuếch tán vào khác loại dẫn so với đế, khoảng cách từ bề mặt khuếch tán tới lớp tiếp giáp gọi là chiều sâu chuyển tiếp Hai mô hình khuếch tán trên điển hình cho hai giai đoạn khuếch tán Giai đoạn đầu tiên gọi

là giai đoạn tạo nguồn (pre-deposition) người ta sử dụng mô hình khuếch tán từ nguồn vô hạn để xét cho giai đoạn này vớí chiều sâu lớp chuyển tiếp thường khoảng 0,1μm Giai đoạn thứ hai gọi là giai đoạn khuếch tán vào (drive-in diffusion), giai đoạn này thường diễn ra ở nhiệt độ từ 1050oC tới 1200oC, chúng ta sử dụng mô hình khuếch tán từ nguồn hữu hạn để xét cho quá trình này với chiều sâu lớp chuyển tiếp thường là 10μm

Trong phương pháp khuếch tán, ta phải tính tới sai số khuếch tán ngang với chiều sâu khuếch tán ngang ≈ 80% chiều sâu khuếch tán vuông góc

Khuếch tán đóng một vai trò rất lớn trong quá trình chế tạo IC Nó thường được dùng để tạo các chuyển tiếp p-n, hay tạo vùng nguồn (source), máng (drain) của MOSFET

Hình 2-11 Quá trình cấy Ion Hình 2-11 mô tả quá trình cấy Ion [1] Đây là phương pháp không dùng nhiệt độ để đưa các ion tạp chất năng lượng cao vào phiến Silicon mà các nguyên tử tạp được ion hoá, được gia tốc và đưa đến bề mặt phiến Silicon Các ion với năng

tố khác nhau (ưu điểm hơn so với phương pháp khuếch tán)

Cấy ion tiến hành trong chân không nên đạt độ sạch rất cao, quá trình này được thực hiện ở nhiệt độ phòng nên không ảnh hưởng tới phân bố tạp của các công đoạn khuếch tán trước đó

Các ion năng lượng cao đi vào trong đế va chạm với các nguyên tử dẫn đến mất dần năng lượng cuối cùng sẽ dừng lại Đồng thời sau mỗi lần va chạm quỹ đạo

di chuyển là ngẫu nhiên Xét phân bố nồng độ tạp ta sử dụng quy luật phân bố theo hàm Gauss (do bản chất của quá trình va chạm là thống kê)

Trong quá trình cấy Ion, do va chạm nhiều nên nguyên tử đế sẽ bị đẩy khỏi

vị trí nút mạng Nếu xảy ra với liều lượng lớn sẽ dẫn đến sai hỏng và vật liệu trở thành vô định hình Để loại trừ sai hỏng và hoạt hoá ion, cần ủ nhiệt trong thời gian nhất định (nhiệt độ từ 400oC tới 600oC) Để tránh hiện tượng khuếch tán tiếp tục xảy ra, có thể ủ nhanh bằng tia laser hoặc bằng bức xạ hồng ngoại

Hiện nay phương pháp cấy ion được sử dụng rộng rãi để pha tạp kênh cho phép điều khiển mức điện áp ngưỡng, tạo các giếng P hoặc N, tạo vùng nguồn và máng của MOSFET, cấy ion dễ khống chế nồng độ và phân bố tạp, điều này rất có

ý nghĩa khi muốn giảm kích thước

Quá trình này sử dụng các films của các vật liệu khác nhau mà có thể lắng đọng trên wafer silic Các films này có thể được lắng đọng bằng nhiều kỹ thuật khác nhau như lắng đọng chân không, phương pháp phún xạ và lắng đọng chân không hoá học Trong phương pháp lắng đọng chân không thì một chất liệu rắn sẽ được

24

đặt trong một bình chân không và nung nóng tới khi nó bay hơi Hơi vật liệu cần lắng đọng sẽ được lắng đọng trên wafer có nhiệt độ thấp hơn, và tạo thành các films trên bề mặt của phiến Chiều dày lớp lắng đọng sẽ phụ thuộc vào thời gian bay hơi

và thông thường là khoảng 1µm Phương pháp phún xạ là phương pháp sử dụng các ion dương để bắn phá vào ca tốt mà trên đó có phủ một lớp vật liệu dùng để lắng đọng còn wafer cần tạo ra các films sẽ là các anode Phương pháp lắng đọng này thường dùng để lắng đọng polysilicon SiO2 hay Si3N4 Trong khi đó phương pháp

lắng đọng hoá -áp lại thực hiện việc lắng đọng ở áp suất rất cao

Mục tiêu của etching là lấy đi phần thừa của lớp vật liệu nào đó mà ta cần loại bỏ Đây là khâu quan trọng cần thiết để mài bóng, làm sạch bề mặt và mở cửa

sổ trong vật liệu cách điện Minh hoạ quá trình ăn mòn theo hình 2-12 [1]

Hình 2-12 Quá trình ăn mòn Chúng ta có 3 lớp: lớp đế, lớp bảo vệ và lớp cần ăn mòn Trong quá trình ăn mòn chúng ta cần tính toán đến 3 sai số Ăn mòn lớp bảo vệ (a), ăn mòn không mong muốn lớp cần ăn mòn (c) và ăn mòn bề mặt lớp đế (b)

Có hai dạng ăn mòn chính là ăn mòn đẳng hướng và ăn mòn dị hướng Ăn mòn đẳng hướng có tốc độ ăn mòn giống nhau với mọi hướng, còn ăn mòn dị hướng có tốc độ ăn mòn theo một hướng nào đó trội hơn hẳn

25

Hai kỹ thuật ăn mòn chính là ăn mòn khô và ăn mòn ướt Ăn mòn ướt thông thường là ăn mòn đẳng hướng, sử dụng các dung dịch hoá học như HF để ăn mòn Silicon dioxide, H3PO4 ăn mòn Silicon Nitride, axit nitric, acetic axít acetic hay axít Flohidric để loại bỏ lớp polysilicon Ăn mòn loại này phụ thuộc rất nhiều vào thời gian và nhiệt độ và phải rất chú ý tới sự an toàn khi sử dụng axít Ăn mòn khô là kỹ thuật ăn mòn sử dụng khí gas thổi vào phần cần ăn mòn, đây là phương pháp dùng

để ăn mòn dị hướng

Quang khắc là kỹ thuật tạo ra các “vùng tích cực” trong các công đoạn chế tạo Ví dụ để có thể khuếch tán tạp chất tạo cực nguồn, máng, giếng N…lên bề mặt phiến bán dẫn ta phải dùng kỹ thuật quang khắc để tạo các cửa sổ (vùng tích cực) để

có thể tiến hành khuếch tán Thông thường phiến tinh thể Silicon có một lớp oxít

mỏng trên bề mặt, để khuếch tán ta phải dùng kỹ thuật quang khắc để tạo vùng cửa

sổ khuếch tán như hình 2-13 [1]

Hình 2-13 Quá trình quang khắc Trong kỹ thuật quang khắc, trước hết ta phủ một lớp cảm quang lên bề mặt cần quang khắc Sau đó đặt mask lên trên bề mặt phủ chất cảm quang rồi tiến hành chiếu sáng (UV) Phần vật liệu được chiếu sáng sẽ thay đổi tính chất, hoà tan trong dung môi Tiếp theo là hiện hình (với cảm quang dương phần còn lại sẽ giống hình

vẽ trên mask, với cảm quang âm phần còn lại sẽ ngược với hình vẽ trên mask)

26

Sau khi đã mở cửa sổ trên lớp cảm quang ta tiến hành ăn mòn SiO2 (HF) Lớp cảm quang sẽ có vai trò như lớp bảo vệ SiO2 khỏi bị ăn mòn Cuối cùng ta sẽ có các vùng SiO2 với hình dạng thích hợp trên phiến Si Ta có thể tiến hành các công đoạn tiếp theo như khuếch tán tạp chất Hình 2-14 mô tả quang khắc dùng cảm quang dương và cảm quang âm [1]

Hình 2-14 Quang khắc dùng cảm quang dương và cảm quang âm

Cảm quang là hợp chất vật liệu nhạy quang (polyme và dung môi) Cảm quang dương là trước khi chiếu sáng không hoà tan trong dung dịch hiện, sau khi chiếu sáng hấp thụ bức xạ sẽ thay đổi cấu trúc hoá học  hoà tan Cảm quang âm là khi được chiếu sáng do hấp thụ năng lượng tạo thành các chuỗi polyme dài  không hoà tan Tuỳ từng loại cảm quang mà có các mask khác nhau, thông thường Mask được thiết kế bằng máy tính, dữ liệu về Layout sẽ được dùng để điều khiển máy vẽ quang hoặc máy vẽ tia điện tử