Kỹ thuật mạch logic tuần tự

Kỹ thuật mạch logic tuần tự

KHÁI NIỆM CHUNG

• Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ

• Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của kích thích ở lối vào và trạng thái hiện tại của mạch

• Mạch tuần tự thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock

Mạch chốt RS (Basic RS NAND latch)

Mạch chốt RS cấu tạo bởi cổng

NAND có hồi tiếp chéo.

S: SET (đặt)

R: Reset (Đặt lại)

MẠCH LOGIC TUẦN TỰMẠCH CHỐT CỔNG NAND

Q

Mạch chốt RS (Basic RS NAND latch)

Basic RS NAND latch

Mạch chốt RS (Basic RS NAND latch)

Basic RS NAND latch

Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là

điều kiện không mong muốn vì đã quy ƣớc Q và Q\ có trạng

thái logic ngƣợc nhau

Vì vậy trạng thái này không đƣợc sử dụng còn gọi là trạng

thái cấm.

Giải thích bảng hoạt động

Basic RS NOR latch

Mạch chốt RS cấu tạo bởi cổng

NOR có hồi tiếp chéo

MẠCH CHỐT CỔNG NOR

Basic RS NOR latch

Ứng dụng chốt RS làm mạch chống dội

Hiện tƣợng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử Mạch chốt có thể đƣợc dùng để chống dội nhƣ sau:

Ngõ ra không dao động và chỉ xuống thấp khi công tắc chuyển chổ

Flip-flop RS (Clocked RS NAND latch)

Hai cổng NAND được điều khiển bởi xung

clock (đồng hồ), viết tắt CK hay CLK hay

Flip-flop RS (Clocked RS NAND latch)

Ví dụ: Giản đồ xung

Giả sử trạng thái ban

đầu Q = 0 CK1: S=0,R=0 nên Q= trạng thái trước =0

Q

5

Các dạng xung kích CK

CK2: D =1 nên Q = 1 CK3: D =0 nên Q = 0 CK4: D =1 nên Q = 1

Trigơ D là loại trigơ có một lối vào điều khiển D Tín hiệu ở lối vào điều khiển sẽ truyền tới lối ra Q (Qk = D) mỗi khi xuất hiện xung nhịp C Trigơ D thường được dùng làm bộ ghi dịch dữ liệu hay bộ chốt dữ liệu

CK2: T =1 nên Q = đảo TT=0 CK3: T=1 nên Q = đảo TT =1 CK4: T=0 nên Q = TT trước=1

CK

Q

T

Trigơ T là loại trigơ có môt lối vào điều khiển T Mỗi khi có xung tới lối vào T thì lối

ra Q sẽ thay đổi trạng thái

Ví dụ: Giản đồ xung

Giả sử trạng thái ban

đầu Q = 0 CK1: J=0,K=0 nên Q= trạng thái trước =0

Q

5

Flip-flop RS chính phụ (MS- Master- Slave)

Các FF thường được đồng bộ bằng tín hiệu clock

Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định ở tần số cao)

Chuyển đổi giữa các Flip Flop

Flip Flop D chính phụ (MS- Master- Slave)

MẠCH LOGIC TUẦN TỰ

biến ra và các trạng thái bên trong của mạch.

• Có thể sử dụng mô hình máy trạng thái (Finite State Machine

-FSM) để phân tích và tổng hợp mạch tuần tự

• Tại mỗi xung clock, mạch logic tổ hợp xác định các biến ra và trạng thái tiếp theo thông qua các biến vào và trạng thái hiện tại

MẠCH LOGIC TUẦN TỰ

• Hai mô hình FSM thông dụng để phân tích và tổng hợp mạch logic dãy là mô hình Moore và mô hình Mealy

Mô hình Mealy mô tả hệ dãy

thông qua 5 tham số:

X là tập hợp hữu hạn n tín hiệu đầu vào

Y là tập hợp hữu hạn l tín hiệu đầu ra

S tập hợp hữu hạn m trạng thái trong của hệ

Mô hình Moore giống như

mô hình Mealy, nhưng khác

ở chỗ là FY chỉ phụ thuộc vào S:

FY = FY(S)

MẠCH LOGIC TUẦN TỰ

• Có thể mô tả hoạt động của các mạch logic tuần tự bằng biểu đồ trạng thái (state diagram):

– Vòng tròn mô tả trạng thái của mạch

– Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả quá trình chuyển trạng thái

• Ví dụ:

Biểu đồ trạng thái

1 Mạch đếm Không đồng Bộ (KĐB)

Mạch đếm n bit : dùng n flip-flop, có tối đa 2 n trạng thái đếm

Có hai trang thái đếm:

Đếm lên: Xung CK của flipflop thứ i đƣợc lấy từ ngõ ra Q của flip flop thứ i-1 (Xung CK i = Qi-1)

Đếm xuống: Xung CK của flipflop thứ I đƣợc lấy từ ngõ ra

Q đảo của flip flop thứ i-1 (Xung CK i = Q’i-1)

FFJK2: J2=K2=1 ; Q1 làm xung kích cho FFJK2 nên mỗi lần có

xung kích cạnh xuống (tại thời điểm CK2, CK4, CK6, CK8) thì Q2 đảo trạng thái.

FFJK3: J3=K3=1; Q2 làm xung kích cho FFJK3 nên mỗi lần có xung kích cạnh xuống (tại thời điểm CK4, CK8) thì Q3 đảo trạng thái

Giản đồ xung

MẠCH LOGIC TUẦN TỰ

MẠCH ĐẾMMạch đếm KĐB 4 bit, đếm lên, sử dụng JK _FF, Modulo = 16

OUTPUTS

Q D Q C Q B Q A 0

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Nhận xét: Mỗi flip flop lật trạng thái khi flip flop ở tầng trước

nó chuyển từ ‘1’ sang ‘0’

Bảng hoạt động mạch đếm lên

4 bit

MẠCH LOGIC TUẦN TỰ

MẠCH ĐẾMMẠCH ĐẾM XUỐNG KHÔNG ĐỒNG BỘ, 4 BIT, MODULO = 16,

MẠCH ĐẾM LÊN/ XUỐNG CÓ NGÕ ĐIỀU KHIỂN

i i

Khi ngõ Điều khiển = 1 : Đếm lên

Điều khiển = 0 : Đếm xuống

Điều

khiển

11

CLEAR

4

2.Q

Q CLEAR

MẠCH ĐẾM NHỊ PHÂN ĐỒNG BỘ, MOD ĐẾM =6

3 2 1 2

1

3

3

; 3

1 2

2

1 1 1

3 2

1

Q Q Q K

Q Q J

Q Q K

J

K J

Clock CK

CK CK

MẠCH LOGIC TUẦN TỰ

MẠCH ĐẾM

Đặc điểm mạch đếm đồng bộ modulo =6:

3 2

1 2

1

3

.

3

;

3

1 2

2

1 1

1

3 2

1

Q Q

Q K

Q Q

J

Q Q

K J

K J

Clock CK

CK CK

3

3

; 3

1 2

2

1 1 1

3 2

1

Q Q Q K

Q Q J

Q Q K

J

K J

Clock CK

CK CK

Nhận xét: Mạch đếm từ

0 đến 5 (modulo =6) Bảng hoạt động

MẠCH LOGIC TUẦN TỰ

MẠCH ĐẾMMẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, Modulo =16

MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, modulo =10