Với các loại DRAM có dung lượng lớn thì đòi hỏi phải có nhiều chân vào địa chỉ nếu yêu cầu một chân riêng biệt.. Ta thấy chỉ có 7 đường địa chỉ ngõ vào đến DRAM, nghĩa là 14 đường địa ch
Trang 1Hiện nay các nhà sản xuất đã sản xuất ra nhiều loại DRAM với dung lượng khá lớn Với các loại DRAM có dung lượng lớn thì đòi hỏi phải có nhiều chân vào địa chỉ nếu yêu cầu một chân riêng biệt Để khắc phục yếu điểm này các nhà sản xuất
đã sử dụng phương pháp ghép kênh địa chỉ Bằng cách này mỗi chân vào địa chỉ có thể dung nạp hai bit địa chỉ khác nhau, tiết kiệm được số chân giúp giảm đáng kể kích cở của vỏ IC
Hình 4.20 trình bày bộ nhớ có dung lượng từ 16K và trước đó cần 14 đường địa chỉ bus tới trực tiếp từ CPU đến bộ nhớ
Hình 4.21 minh họa địa chỉ CPU dùng mạch Multiplex để đưa địa chỉ từ CPU tới DRAM Ta thấy chỉ có 7 đường địa chỉ ngõ vào đến DRAM, nghĩa là 14 đường địa chỉ từ bus địa chỉ CPU được đưa vào mạch Multiplexer sẽ truyền 7 bit địa chỉ tại thời điểm nào đó tới ngõ vào địa chỉ ô nhớ Khi MUX = 0 thì truyền A0 – A6 đến DRAM, khi MUX = 1 thì truyền A7 – A13 đến DRAM
Giản đồ thời gian của tín hiệu MUX
Thời gian của tín hiệu MUX phải đồng bộ với tín hiệu
và
MUX phải ở mức thấp khi
bị kích xuống mức thấp, sao cho các đường địa chỉ A7 – A13 từ CPU sẽ đến được đầu vào địa chỉ DRAM Tương tự MUX phải ở mức cao khi
bị kích xuống thấp, sao cho A0 - A6 từ CPU sẽ có mặt tại đầu vào của DRAM
Trang 2Hình 4.22 minh hoạ thời gian của tín hiệu MUX
Hình 4.23 cho thấy cấu trúc của một DRAM 16Kx1 sau khi đã dùng MUX
5.2.3 Chu kỳ đọc/ghi của DRAM
Chu trình đọc/ghi của DRAM phức tạp hơn nhiều so với SRAM bởi vì cần có
bộ định thời để khống chế làm tươi và bộ điều khiển bộ đệm của thanh ghi, bộ đa hợp hàng cột thông qua hai chân
và
Chu kỳ đọc DRAM
Hình 4.24 biểu diễn hoạt động tiêu biểu của tín hiệu trong suốt hoạt động đọc
Giả sử
đang ở mức cao trong suốt hoạt động đọc Sau đây là phần mô tả từng bước hoạt động xảy ra tại những thời điểm trong sơ đồ tín hiệu
t0 : MUX bị đưa xuống mức thấp để áp các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa chỉ của DRAM
t1 :
Trang 3bị đưa xuống mức thấp để nạp địa chỉ hàng vào DRAM
t2 : MUX lên mức cao để đặt địa chỉ cột (A7 – A13 ) tại các đầu vào địa chỉ của DRAM
t3:
xuống thấp để nạp địa chỉ cột vào DRAM
t4 : DRAM đáp ứng lại bằng cách đặt dữ liệu hợp lệ từ vào ô nhớ được chọn lên đường dữ liệu ra
t5 : MUX,
,
và đường dữ liệu ra trở về trạng thái ban đầu
Chu kỳ ghi của DRAM
Hình 4.25 biểu diễn hoạt động tiêu biểu của tín hiệu trong hoạt động ghi vào DRAM
Quá trình ghi được mô tả như sau:
t0 : MUX ở mức thấp để đặt các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa chỉ của DRAM
Trang 4t1 :
= NGT nạp địa chỉ hàng vào DRAM
t2 : MUX lên mức cao để đặt địa chỉ cột (A7 – A13) tại các đầu vào địa chỉ của DRAM
t3:
= NGT để nạp địa chỉ cột vào DRAM
t4 : Dữ liệu cần ghi được đạt lên đường dữ liệu vào
t5 :
bị kích xuống thấp để ghi dữ liệu vào ô nhớ được chọn
t6 : Dữ liệu vào bị loại bỏ khỏi đường dữ liệu vào
t7 : MUX,
,
và đường dữ liệu vào trở về trạng thái ban đầu
5.2.4 Làm tươi DRAM
Việc làm tươi DRAM phải được xảy ra mỗi 2ms để duy trì dữ liệu Mỗi một trong 256 hàng phải được kích bởi chân
Trang 5
có thể ở mức cao trong trình tự làm tươi để giảm công suất tiêu thụ Dù đọc hay viết vào một tế bào nào của một hàng đều phải làm tươi toàn bộ hàng đó Để làm tươi DRAM cần phải có bộ đếm làm tươi DRAM (Refresh Controler)
Phương pháp là tươi phổ biến nhất là làm tươi chỉ với
, thực hiện bằng việc lựa chọn một địa chỉ hàng với
trong khi
và
vẩn ở mức cao
Click vào mục dưới để xem các vi mạch nhớ điển hình
K ỹ T huật S ố
Blogthongtin info Biên tập: Nguyễn Trọng Hòa
BÀI 5: GIỚI THIỆU VI MẠCH SỐ ĐIỂN HÌNH
5.1 CHIP EPROM M2732A
Hiện nay trên thị trường có nhiều loại EPROM với dung lượng và thời gian truy xuất khác nhau IC 2732A là loại EPROM NOMS nhỏ có dung lượng 4Kx8 hoạt động với nguồn điện +5V trong suốt tiến trình vận hành bình thường Hình 4.12 minh họa sơ đồ chân và các chế độ hoạt động của IC này IC M2732A có 12 đầu vài địa chỉ và 8 đầu ra dữ liệu Hai đầu vào điều khiển là
và