Laboratory Manual Digital Systems Experiment Lab 4.Pdf

Thiét ké, m6 phong, va lap mach MOD-10 Asynchronous Up Counter sir dung JK FlipFlop: 31 Thiết kế Thiết kế mạch yêu cầu: ¢ Step 1: ¢ Step 2: Xác định mạch: Asynchronous/Synchronous Coun

TP.HCM

Laboratory Manual

Digital Systems Experiment Lab 4

Hồ Chí Minh, 7/2022

Digital Systems — Lab 4

1 Thiết kế và mô phỏng mạch Full Adder từ các mạch Half Adder

1.1 Thiết kế trên Logisim:

Sơ đồ mạch thiết kế Half Adder:

A

SUM

B

Carry

So dé mach thiét ké Full Adder:

A —

C -Out

Bang sw that (Truth Table) cua mach thiét ké:

Digital Systems — Lab 4

1.2 M6 phong Logisim:

Anh mach trén Logisim:

+ tt = a

wiring

Gates

> NOT Gate

> Buffer

D AND Gate Cin

> OR Gate

o> NOR Gate

A

D> KNOR Gate a ^ A98scnn

$9 Odd Party 5 L))>———œ

#2 Even Parity

& Controlled Buffer

2= Controlled Inverter A*8 A'B

[E]PLA

C_in* (A @ B)

Link Video demo mạch hoạt động trén Logisim:

https://drive.google.com/file/d/1RZdmtskwoHa2v0okZma7wDjU93¢Jh 1b Y/view?usp=sharing

2 Thiết kế, mô phỏng, và lắp mạch 4-bit Ripple Carry Adder IC7483: 2.1 Thiét ké

Sơ đồ mạch thiết kế 4-bit Ripple Carry Adder (Schematic Design) dya trén mach Full Adder thiết kế ở câu 1:

EJ un adder qe C2_] Full Adder |, St | Fut Adder |, ©° | Full Adder |, Cin

Dién bảng sự thật với các giá trị sau (Với A0, B0, S0 là LSB):

® A==,B==,vớiCin=0

® A==,B==,vớiCin=l

® A==,B==,vớiCin=l

® A==,B==,vớiCin=0

® A==,B==,vớiCin=l

® A==,B==,vớiCin=l

A3 | A2 | AI | A0 | B3 | B2 | BI | BO | Cm | S3 | S2 | SI | SO Cou

0 1 1 1 0 0 1 1 0 1 0 1 0 0

Digital Systems — Lab 4

2.2 Mo phong

Hinh thiét ké mach lap IC 7483 trén Logisim:

Link video demo hoạt động IC7483 trên Logisim:

https://drive.google.com/file/d/lolqkuYsqG VOpF BdLHq4bOf8Ucs9Bzn-H/view?

usp=sharing

2.3 Lap mach

Hinh mach lap IC 7483 trén DS Kit:

Digital Systems — Lab 4

Link video demo mach lap IC 7483 trén DS Kit:

https://drive.google.com/file/d/lEaRXRymxTRIrMuEntFiF4H9A5y2sGFSq/view? usp=sharin:

3 Thiét ké, m6 phong, va lap mach MOD-10 Asynchronous Up Counter sir

dung JK FlipFlop:

31 Thiết kế

Thiết kế mạch yêu cầu:

¢ Step 1:

¢ Step 2:

Xác định mạch: Asynchronous/Synchronous Counter | UP/DOWN Counter

Xac dinh FlipFlop: J-K FlipFlop / D FlipFlop / T FlipFlop

Positive / Negative Edge Trigger

¢ Step 3: Xac dinh sé FlipFlop can hién thực:

o Goinlasé FlipFlop cần thực hiện, như vậy ta có — 1 số trạng thái có thể xảy ra mà FF đếm được

©_ Như vậy số trạng thái được yêu cầu < —1

o_ Số State xảy ra của mạch yêu cầu: 10

o Vay mach thiết kế cần có 4 FE để hoạt động

® Step 4: Xac dinh State can duoc thé hién:

Bang trang thai:

+ 0 0 1 0

¢ Step 5: Cac thay déi của trang thái:

0000, (initial) > 00012 > 00102 — 00112 > 0100 — 0101; -0110 > 0111

— 1000, (initial) —> 1001; —> 0000, (initial)

© Step 6: Kết nối của đầu ra Q với giá trị khởi tạo (CLEAR) — Vẽ mạch thiết kế:

khu, Chèn hình vẽ mạch

QA ——

QB ——

Q ———]

Combinational Logic aoosos —=CLR

Sơ đồ mạch thiét ké MOD-10 Asynchronous Up Counter:

Digital Systems — Lab 4

3.2 Lắp mạch

Hình chụp mạch lắp

Video demo mạch hoạt động:

10

3.3 Mô phóng Logisim

Hình chụp mạch trên Logisim:

Video demo mach hoạt động trên LogIsim:

https://drive.øoogle.eom/file/d/1JQQfeT4GYEvWAguRNtVu_D7yTphG5xrw/view?

usp=sharing

11

Digital Systems — Lab 4

4 Tra loi cau hoi:

4.1 What is the difference between asynchronous and synchronous counter?

Synchronous counter is the one in which all the flip flops are clocked simultaneously with

the similar clock input On the contrary, an asynchronous counter is a device in which all

the flip flops that constitute that counter are clocked with different input signals at different

instants of time

Asynchronous Counters offer more signal propagation delay than synchronous counter as each unit of asynchronous counter operates after getting the clock input from the previous one Thus, the delay in propagation is high

The design and implementation of the system are more complex in the case of the synchronous counter than asynchronous counter as the operation of each flip flop must be synchronized

4.2 What is the procedure to design a synchronous counter?

Step 1: Find the number of flip flops

Step 2: Choose the type of flip flop (D flip-flop or J-K flip-flop)

Step 3: Draw state diagram for the counter

Step 4: Obtain excitation table for the counter

Step 5: Derive the flip flop input functions using K-map

Step 6: Draw the logic diagram of the counter

12

13