Thực tập điện tử số Tuần 6

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Báo cáo thực tập Điện tử số tuần 6 Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ

********

Báo cáo thực tập Điện tử số tuần 6

Họ tên sinh viên: Nguyễn Trọng Mạnh

Lớp tín chỉ: 2122I_ELT3102_25

Mã sinh viên: 19021484

1 Sơ dồ Trigger

Hình D6-1a: Yếui tố hai trạng thái bền – Trigger trên transistor

Bảng D6-1a

Giải thích mạch:

 Khi B1 đóng và B2 mở, khi đó Q1 đóng Thế cực B của Q2 lớn hơn thế tại cực C của Q2

nên Q2 mở, khi đó ´Q = 0 Dòng từ nguồn 5V qua Q rồi về LED nên Q = 1.

 Khi B2 đóng và B1 mở, khi đó Q2 đóng Thế cực tại B của Q1 lớn hơn thế cực tại C của

Q1 nên Q1 cũng mở, khi đó Q = 0 Dòng nguồn từ nguồn 5V qua ´Q rồi qua LED D1 nên

´

Q=1

 Khi nối đất V(B1) thì Q = 0 và ´Q = 1, nếu bỏ nối đất V(B1) thì trạng thái Q và ´Q không đổi, tương tự với trường hợp nối đất V(B2), khi nối đất cả V(B1) và V(B2) Q và ´Q đều

bằng 1 nên gọi là trạng thái cấm

1.3 Sơ đồ Trigger với cổng đảo

Hình D6-1b

Bảng D6-2

2 Sơ đồ Trigger R-S trên cổng logic hình D6-1c

Bảng D6-3

PS1

R

PS2

Hình D6-1d: Trigger R-S trên cổng NAND

Bảng D6-4

PS1

 So sánh kết quả giữa trigger R-S trên cổng NOR và cổng NAND.

So sánh với Trigger dùng cổng NAND, Trigger dùng cổng NOR có khác biệt : Các đầu vào R , S ở mức cao biểu thị có tín hiệu, ở mức thấp biểu thị không có tín hiệu

Khi R = S = 1 thì Q và ´Q đồng thời bằng 0, đó là trạng thái cấm.

Còn với cổng NAND, R = S = 0, Q và ´Q đồng thời bằng 1, đó là trạng thái cấm

3 Sơ đồ Trigger R-S điều khiển bằng xung trên cổng logic

Hình D6-2

Bảng D6-5

LS1

 Giải thích nguyên tắc hoạt động của sơ đồ

Khi xung CLK = 0, lúc này thế đầu ra Q và ´Q sẽ giữ nguyên trạng thái trước đó Khi CLK thay đổi từ 0 lên 1 thì lúc này thế đầu ra Q và ´Q sẽ thay đổi tương ứng theo

mức logic của S và R

4 Trigger D

Hình D6-4: Trigger D loại vi mạch

Bảng D6-8

LS4

D

LS1 PR

LS2 CLR

PS1

 Nguyên lý hoạt động của mạch:

Khi chân PR được tích cực (PR = 0) thì Q = 1

Khi chân CLR tích cực (CLR = 0) thì Q = 0

5 Thanh chốt dữ liệu – Latch

Bảng D6-11

O

 Nhận xét:

Khi chân điều khiển OE tích cực mức cao thì mạch cấm => thế lối ra bằng 0

Khi chân điều khiển OC được tích cực mức thấp => thế lối ra bằng thế lối vào khi gặp sườn lên CLK

6 Bộ ghi dịch – Shift register

6.2 Bộ ghi dịch trên vi mạch rời:

Bảng D6-12

LS4

LOAD

LS1 SER IN

PS1

Bảng D6-13

LS4

LOAD

LS1

SER

IN

PS1 CK

LS8 4D

LS6 3D

LS6 2D

LS5

1 0 ↑ 0 1 0 1 0 1 0 1

0 0 ↑ 0 1 0 1 0 1 0 0

0 0 ↑ 0 1 0 1 1 0 0 0

0 1 ↑ 0 1 0 1 0 0 0 0

0 0 ↑ 0 1 0 1 0 1 0 0

Hình D6-7b

Bảng D6-14

PS2

CL

R

SH/

LD

DS2 SR

DS3 CK 1

PS1 CK

LS8 H

LS6 G

LS6 F

LS5 E

LS4 D

LS3 C

LS6 B

LS6 A

SER OU T

 Nhận xét :

Khi chân CLR tích cực mức thấp => Mạch rơi vào trạng vào thái reset => thế lối ra luôn bằng 0

…

zzzzzzzzzzzzzzzzz

zzzzzzzzzzzzzzz