2.1 Introduction
The IEC 821 BUS includes a high speed asynchronous parallel Data Transfer Bus (DTB). Figure 2-1, page 53, shows a typical IEC 821 BUS system, including all of the DTB functional modules. MASTERS use the DTB to select storage locations provided by SLAVES, and to transfer data to or from those locations. Some MASTERS and SLAVES
use all of the DTB lines, while others use only a subset.
LOCATION MONITORS monitor data transfers between MASTERS and SLAVES. When an access is done to one of the byte location(s) that it monitors, a LOCATION MONITOR generates an on-board signal. For example, it might signal its on-board processor by means of an interrupt request. In such a configuration, if processor board A writes into a location of the global IEC 821 BUS memory that is monitored by processor B's LOCATION MONITOR, processor B will be interrupted.
After a MASTER initiates a data transfer cycle it waits for the res- ponding SLAVE to respond before finishing the cycle. The asyn- chronous definition of the IEC 821 BUS allows a SLAVE to take as long as it needs to respond. If a SLAVE fails to respond because of some malfunction, or if the MASTER accidentally addresses a location where there is no SLAVE, the BUS TIMER intervenes, allowing the cycle to be terminated.
2.2 Data Transfer Bus lines
The Data Transfer Bus lines can be grouped into three categories:
OBSERVATION 2.1:
The two data strobes DSO* and DS1* serve a dual function:
1) Their levels are used to select which byte(s) are accessed.
2) Their edges are also used as timing signals which coordinate the transfer of data between the MASTER and the SLAVE.
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ÉMETTEUR D'HORLOGE
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ÉMETTEUR I I D'HORLOGE
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FIG. 2-1. - Schéma-bloc fonctionnel du bus de transfert de données.
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FIG. 2-1. - Data Transfer Bus functional block diagram.
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(2-3) –54– 821 © CEI 2.2.1 Lignes d'adresse
La plus petite unité de mémoire adressable est l'octet. A chaque octet est assignée une adresse binaire unique. Chaque octet peut être assigné à l'une des quatre catégories, en fonction des deux bits d'adresses de poids faible (voir tableau 2-1) .
Tableau 2-1
Les quatre catégories d'emplacement d'octet
Catégorie Emplacement d'octet OCTET(0) XXXXXX XXXXXX00 OCTET(1) XXXXXX XXXXXX01 OCTET(2) XXXXXX XXXXXX10 OCTET(3) XXXXXX XXXXXX11
Un ensemble d'octets dont l'adresse diffère uniquement par les deux bits de poids faible est appelé groupe de 4 octets ou groupe OCTET(0-3) . Certains ou tous les octets d'un groupe de 4 octets peuvent être accédés simultanément par un seul cycle du DTB.
Les MAITRES utilisent des lignes d'adresse A02-A31 pour sélec- tionner quel groupe de 4 octets sera accédé. Quatre lignes addition- nelles, DS1*, DSO*, A01 et LWORD*, sont utilisées ensuite pour sélec- tionner le ou les octets parmi le groupe de 4 octets accédé pendant le transfert des données. En utilisant ces quatre lignes, un MAITRE peut accéder à 1, 2, 3 ou 4 octets à la fois, comme défini dans le tableau 2-2.
OBSERVATION 2.2:
Quand les deux signaux de validation de donnée sont au niveau bas, l'un des signaux de validation peut passer au niveau bas légèrement après l'autre. Dans ce cas, les niveaux des signaux indiqués dans le tableau 2-2 sont les niveaux définitifs.
OBSERVATION 2.3:
Compte tenu des niveaux des quatre lignes de signaux indiqués dans le tableau 2-2, il y a 16 combinaisons possibles de ces niveaux. Parmi ces 16, il y a deux combinaisons illégales qui ne sont pas utilisées
(voir tableau dans la REGLE 2.1).
REGLE 2.1:
Les MAITRES NE DOIVENT PAS générer de cycle DTB dans lequel les niveaux atteints par DSO*, DS1*, A01 .et LWORD* correspondraient à l'une des combinaisons illégales suivantes:
DS1* DSO* A01 LWORD*
haut bas haut bas
bas haut haut bas
AUTORISATION 2.1:
Quand un MAITRE accède aux emplacements OCTET(1-2), il PEUT générer brièvement, comme état de transition, l'une des deux combi- naisons décrites dans la REGLE 2.1 (c'est-à-dire lorsqu'un des signaux de validation de donnée est descendu et pas l'autre) .
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821 © IEC —55— (2-3) 2.2.1 Addressing lines
The smallest addressable unit of storage is the byte location. Each byte location is assigned a unique binary address. Each byte location can be assigned to one of four categories, according to the least signi- ficant two bits of its address (see Table 2-1) .
Table 2-1
The four categories of byte location
Category Byte address
BYTE(0) XXXXXX XXXXXX00
BYTE(1) XXXXXX XXXXXX01
BYTE(2) XXXXXX XXXXXXI0
BYTE(3) 500000< XXXXXX11
A set of byte locations, whose addresses differs only in the two least significant bits, is called a 4-byte group or a BYTE(0-3) group.
Some, or all, of the bytes in a 4-byte group can be accessed simul- taneously by a single DTB cycle.
MASTERS use address lines A02-A31 to select which 4-byte group will be accessed. Four additional lines, DS1*, DSO*, A01 and LWORD*, are then used to select which byte location(s) within the 4-byte group are accessed during the data transfer. Using these four lines, a MASTER can access 1, 2, 3, or 4 byte locations simultaneously, as shown in Table 2-2.
OBSERVATION 2.2:
When driving both data strobes low, one data strobe might go low slightly after the other. In this case, the signal levels indicated in Table 2-2 are the final levels.
OBSERVATION 2.3:
Given the four signal line levels shown in Table 2-2, there are 16 possible combinations of levels. Of these 16, there are two illegal combinations that are not used (see table in RULE 2.1) .
RULE 2.1:
MASTERS MUST NOT generate DTB cycles where the final levels of DSO*, DS1*, A01, and LWORD* are either of the following illegal combinations:
DS1* DSO* A01 LWORD*
high low high low
low high high low
PERMISSION 2.1:
When a MASTER accesses byte locations BYTE(1-2), it MAY generate either of the two combinations described in RULE 2.1 briefly as transition states (i.e. while one data strobe has fallen, but the other has not) .
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(2-4) –56– 821 © CEI OBSERVATION 2.4:
Chaque fois qu'un MAITRE commande LWORD* au niveau bas et A01 au niveau haut, il commande les deux signaux de validation de donnée au niveau bas. (Toute autre combinaison est illégale.) Les concepteurs des cartes de BUS CEI 821 peuvent en profiter pour simplifier la logique des ESCLAVES.
AUTORISATION 2.2:
Pour simplifier la logique demandée, les ESCLAVES qui répondent aux cycles qui accèdent aux emplacements d'OCTET(1-2) PEUVENT être conỗus sans logique pour distinguer ces cycles des deux cycles illégaux décrits dans la REGLE 2.1.
Tableau 2-2
Utilisation de DSO*, DS1*, A01, et LWORD* pour sélectionner les emplacements d'octets
Emplacement d'octets sélectionnés DS1* DSO* A01 LWORD*
Accès octet unique
OCTET(0) bas haut bas haut
OCTET(1) haut bas bas haut
OCTET(2) bas haut haut haut
OCTET(3) haut bas haut haut
Accès double octet
OCTET(0-1) bas bas bas haut
OCTET(1-2) bas bas haut bas
OCTET(2-3) bas bas haut haut
Accès triple octet
OCTET(0-2) bas haut bas bas
OCTET(1-3) haut bas bas bas
Accès quadruple octet
OCTET(0-3) bas bas bas bas
2.2.2 Lignes de modification d'adresse
Il y a six lignes de modification d'adresse. Elles permettent au MAITRE de donner des informations binaires supplémentaires à l'ESCLAVE pendant les cycles du DTB. Le tableau 2-3 donne une liste des 64 codes modificateurs d'adresse possibles (AM) et classe chacun d'eux dans l'une des trois catégories:
Défini Réservé
Défini par l'utilisateur
Les codes modificateurs d'adresse définis peuvent être classés en trois catégories:
a) Les codes AM d'adressage court indiquent que les lignes d'adresse A02-A15 sont utilisées pour sélectionner un groupe d'OCTET(0-3) . b) Les codes AM d'adressage standard indiquent que les lignes
d'adresse A02-A23 sont utilisées pour sélectionner un groupe d'OCTET(0-3) .
c) Les codes AM d'adressage étendu indiquent que les lignes d'adresse A02-A31 sont utilisées pour sélectionner un groupe d'OCTET(0-3) .
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821 © IEC —57— (2-4) OBSERVATION 2.4:
Whenever a MASTER drives LWORD* low and A01 high it drives both data strobes low. (Any other combination is illegal.) IEC 821 BUS board designers can take advantage of this to simplify the logic on SLAVES.
PERMISSION 2.2:
To simplify the required logic, SLAVES which respond to a cycle that accesses byte locations BYTE(1-2) MAY be designed without logic to distinguish between these cycles and the two illegal cycles described
in RULE 2.1.
Table 2-2
Use of DSO*, DS1*, A01, and LWORD* to select byte locations
Byte locations selected DS1* DSO* A01 LWORD*
Single-byte access
BYTE(0) low high low high
BYTE(1) high low low high
BYTE(2) low high high high
BYTE(3) high low high high
Double-byte access
BYTE(0-1) low low low high
BYTE(1-2) low low high low
BYTE(2-3) low low high high
Triple-byte access
BYTE(0-2) low high low low
BYTE(1-3) high low low low
Quad-byte access
BYTE(0-3) low low low low
2.2.2 Address modifier lines
There are six address modifier lines. They allow the MASTER to pass additional binary information to the SLAVE during DTB cycles.
Table 2-3 lists all of the 64 possible address modifier (AM) codes and classifies each into one of three categories:
Defined Reserved User defined
The defined address modifier codes can be further classified into three categories:
a) Short addressing AM codes indicate that address lines A02-A15 are being used to select a BYTE(0-3) group.
b) Standard addressing AM codes indicate that address lines A02-A23 are being used to select a BYTE(0-3) group.
c) Extended addressing AM codes indicate that address lines A02-A31 are being used to select a BYTE(0-3) group.
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