báo cáo thực hành kỹ thuật số bài 2

Tài liệu hướng dẫn thực tập điện tử số 2020Bai 2. Báo cáo thực nghiệm kỹ thuật số tuần 2, báo cáo thực nghiệm điện tử số tuần 2. 1. Các đặc trưng của cổng logic TTL.2. Các đặc trưng của Cổng CMOS. 3. Đặc trưng trễ của cổng Logic. 4. Vi mạch logic 3 trạng thái.

PHẦN 2: THỰC NGHIỆM

I.1 Cấp nguồn +5V cho mảng sơ đồ D2-1

I.2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

+ khoảng thế vào cho mức logic cao (1) là: <0.80V

+ khoảng thế vào cho mức logic thấp (0) là: >1.01V

- Với IC2/a:

+ khoảng thế vào cho mức logic cao (1) là: >1.02V

+ khoảng thế vào cho mức logic thấp (0) là: <0.79V

- Với IC3/a:

+ khoảng thế vào cho mức logic cao (1) là: <0.79V

+ khoảng thế vào cho mức logic thấp (0) là: >1.02V

 So sánh kết quả đo giữa IC3 (có lối vào trigger Schmitt) với IC1& IC2: kết quả của IC3/a gần giống với kết quả IC1/a nhưng ngược hoàn toàn với IC2/a

I.3 Đo dòng vào của cổng logic TTL

Bảng D2-2:

R 1 i=+5 V / I1u 1 5000Ω 11905Ω 11905Ω

I.4 Đo mức thế lối ra của cổng logic TTL

Trường hợp IC1/a:

Bảng kết quả D2-3 của IC1/a

LS7 LS8 A B V C(V )

0 0 0 0 5

0 1 0 1 5

1 0 1 0 5

1 1 1 1 0

Trường hợp IC2/a:

Bảng D2-3 của IC2/a:

LS7 LS8 A B V C(V )

0 0 0 0 5

0 1 0 1 0

1 0 1 0 0

1 1 1 1 5

Trường hợp IC3/a Bảng D2-3 của IC3/a: LS8 A V C(V ) 0 0 5

1 1 0

 Nối J1 để cấp nguồn cho bộ trợ tải ( Hình D2-1d) (J2 đóng) Khi nối chốt F và cả 2 công tắc LS7 và LS8 đều gạt xuống “0”

Khi nối chốt F, công tắc LS7 và LS8 đều gạt lên “1” ( R4)

Khi nối chốt G (R5)

Bảng kết quả D2-4 trường hợp nối J2 ngắt J1:

I.5 Khả năng tải điện dung của công logic TTL

Khi chưa nối tải điện dung:

Sau khi nối tải điện dung:

Khi nối chốt I sau khi nối tải điện dung:

Khi nối chốt K sau khi nối tải điện dung:

Khi nối chốt L sau khi nối tải điện dung:

Khi nối chốt M sau khi nối tải điện dung:

Khi tăng giá trị tần số quét lên đến 70 KHz thì lối ra IC4/b mất xung:

Giá trị tần số tới hạn là 70 KHz

 Giảm trở tải cho IC4/a từ 5k1 xuống 1k, nối R9 ta được:

Lối ra IC4/b mất xung khi tăng tần số quét lên 6KHz.

Kết luận: càng nhiều điện dung, giá trị điện dung càng lớn sẽ càng gây nhiễu tín hiệu lối ra

I.6 Đặc trưng truyền của cổng logic

Biểu diễn sự phụ thuộc thế ra (trục y) theo thế vào ( trục x)

1 Cấp nguồn 0  +15V cho mảng mạch D2-2 Đặt giá trị nguồn +VDD = +5V

2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS

Hình D2-2a

Từ thực nghiệm, chọn khoảng thế cho mức logic:

- Khoảng thế cho mức logic cao “1” là: <1.5 V

- Khoảng thế cho mức logic thấp “0” là: >2.10V

So sánh với TTL: khoảng thế làm việc lối vào của CMOS cao hơn so với TTL

3 Đo mức thế lối ra của cổng logic CMOS

Nhận xét: so sánh với TTL

- Khoảng thế ra mức logic cao của cả CMOS và TTL đều bằng 5V

- Khoảng thế ra mức logic thấp của CMOS cao hơn TTL ( 2.5V>)>0.02V)

4 Công suất tiêu tán của cổng logic CMOS

Xung lối ra của IC1/a:

Sau thực nghiệm ta thu được bảng kết quả D2-7:

Em chỉnh biến trở từ 0 đến max mà Vout không thay đổi giá trị theo bảng

Hình thực nghiệm bên dưới:

III Đặc trưng trễ của cổng logic

1 Đặc trưng trễ của cổng logic TTL

2 Đặc trưng trễ của cổng logic CMOS

tín hiệu lối vào và lối ra

Thời gian lệch giữa tín hiệu kênh 1 và kênh 2 là: 16.00us- 15.93us=0.07usThời gian trễ cho 1 cổng là: 0.07us:6= 0.012us

Nhận xét: sau thực nghiệm ta nhận thấy thời gian trễ phụ thuộc vào độ lớn nguồn nuôi Độ lớn thế tăng dần thì thời gian trễ cũng tăng theo Thế càng lớn thì thời gian trễ càng nhiều.

IV Vi mạch logic 3 trạng thái

Hình D2-4a: cấu trúc sơ đồ vi mạch logic 3 trạng thái: