Giao trinh ky thuat so 2 PGS TS nguyen gia hieu

Nội dung giáo trình Kỹ thuật số 1 bao gồm:

TRƯỜNG ĐẠI HỌC DÂN LẬP THĂNG LONG

Khoa Toán – Tin học

KỸ THUẬT SỐ 2

ICE12

KỸ THUẬT SỐ 2 Các bước thiết kế hệ thống số

Dùng SSI (các phần tử logic cơ bản

LSI có khả năng lập trình

Chọn phần tử logic Mã hóa trạng thái Chọn SSI ghép nối

v Chọn phần tử logic

v

Sơ đồ logic

v Lắp ráp, kiểm tra

b Khái niệm tương đương giữa các trạng thái của hệ

Việc rút gọn bảng trạng thái xác định hoàn toàn dựa trên khái niệm tương đương giữa các trạng thái của hệ

- Hai trạng thái của hệ là tương đương với nhau nếu như xuất phát từ 2 trạng thái này dưới tác dụng của chuỗi tín hiệu vào bất kỳ như nhau mà chuỗi tín hiệu ra của chúng như nhau

- Nếu gọi S1, S2, , Si, , Sp là các trạng thái của hệ, Xk là tổ hợp tín hiệu vào thì

S (Si, Xk) là trạng thái tiếp theo của Si

Z (Si, Xk) là tín hiệu ra tương ứng

Si tương đương với Sj chỉ khi

S (Si, Xk) ≡ S (Sj, Xk) đối với mọi Xk

S (Si, Xk) ≡ Z(Sj, Xk) đối với mọi Xk

- Các trạng thái tương đương có tính bắc cầu nghĩa là

c Phương pháp cực tiểu Huffman-Mealy

- Đầu tiên liệt kê các trạng thái có tín hiệu ra giống nhau vào một nhóm

- Dưới tác dụng tín hiệu vào các nhóm này lại tách ra những trạng thái tiếp theo khác nhau và liệt kê nó vào nhóm mới

- Phương pháp được tiếp tục cho tới khi dưới tác dụng của tín hiệu vào không xuất hiện những nhóm mới

d Ví dụ

c d e

P2 ( a b ) ( c d e ) ( f g h ) 1,2 1,2 1,3 1,3 2,3 2,3 2,3 2,3

c d e f

P4 ( a b ) ( c d ) e ( f g h ) 1,3 1,3 1,4 1,4 2,4 2,4 2,4 2,4

Có 4 nhóm trạng thái tương đươngBảng trạng thái rút gọn

2 Rút gọn bảng trạng thái xác định không hoàn toàn

Đối với bảng trạng thái không hoàn toàn xác định, tính chất bắc cầu không còn đúng nữa, ta phải sử dụng mối quan hệ tương thích và việc rút gọn bảng trạng thái trở nên phức tạp hơn nhiều

a Các khái niệm cơ bản

Việc rút gọn bảng trạng thái không hoàn toàn xác định dựa trên khái niệm tương thích giữa các trạng thái của hệ

- Hai trạng thái của hệ là tương thích (~) với nhau nếu như xuất phát từ hai trạng thái dưới tác dụng của chuỗi tín hiệu vào bất kỳ như nhau mà chuỗi tín hiệu ra của chúng như nhau

- Nếu gọi S1, S2, , Si, , Sp là các trạng thái của hệ và Xk là tổ hợp tín hiệu vào thì hai trạng thái S va S tương thích với nhau (S ~ S) chỉ khi

P1 = ( a, b, c, d, e, f, g ) ( h ) 1,1 1,1 1,1 1,2 1,1 1,1 1,1

P2 = ( a, b, c, e, f, g ) ( d ) ( h ) 1,1 1,2 1,1 1,1 1,2 1,1

P3 = ( a, c, e, g ) ( b, f ) ( d ) ( h ) 1,2 1,2 1,2 1,2 1,3 1,3

S(Si, Xk) ~ S(Sj, Xk) đối với mọi Xk

Z(Si, Xk) = Z(Sj, Xk) đối với mọi Xk

- Mối quan hệ tương thích không có tính chất bắc cầu, cho nên để xét một lớp trạng thái là tương thích với nhau ta phải xem nó có tương thích với nhau từng đôi một hay không

Một lớp trạng thái tương thích là cực đại nếu nó không phải là một tập hợp con của một lớp tương thích khác, mọi lớp tương thích có thể tạo nên được từ các lớp tương thích cực đại

- Một tập hợp các lớp tương thích là đóng kín chỉ khi nếu đối với mọi tín hiệu vào và đối với mọi lớp của tập hợp này phải thực hiện được S(S1,Xk),S(S2,Xk), S(Sm,Xk) là các phần tử của lớp tương thích nào đấy, nếu S1,S2, , Sm là các phần tử của một lớp tương thích, nghĩa là các điều kiện của một lớp tương thích được bảo đảm

- Việc rút gọn bảng trạng thái không hoàn toàn xác định là tìm kiếm một tập hợp đóng kín nhỏ nhất của các lớp tương thích mà nó bao phủ mọi trạng thái của bảng

b Xác định tập hợp nhỏ nhất của các lớp tương thích bao phủ bảng

- Tập hợp các lớp tương thích đóng kín nhỏ nhất sẽ nằm trong số các lớp tương thích nguyên

tố (prim compatible sets), nó là tập con của các lớp tương thích cực đại (maximum compatible sets)

Nếu Ci, Cj là 2 tập con trong 1 lớp tương thích cực đại có tập đóng kín kéo theo tương ứng là

Ui, Uj, nếu Ci ⊃ Cj và Ui ⊆ Uj thì Ci là lớp tương thích nguyên tố và Cj có thể bỏ qua vì Ci bao phủ Cj và điều kiện kéo theo lại đơn giản hơn Trên cơ sở này ta xây dựng danh sách các lớp tương thích nguyên tố của bảng trạng thái kèm theo các đôi trạng thái tương thích đảm bảo điều kiện tương thích cho các lớp này

- Để đảm bảo điều kiện đóng kín của các lớp tương thích nguyên tố ta xây dựng đồ thị kéo theo của các lớp tương thích nguyên tố

Gốc của đồ thị là các lớp tương thích nguyên tố không điều kiện (không đòi hỏi các đối trạng thái tương thích kéo theo) hoặc lớp tương thích nguyên tố tự đóng kín (các đối trạng thái tương thích kéo theo nằm ngay trong lớp này) hoặc các lớp tương thích nguyên tố đóng kín với nhau (đối trạng thái tương thích kéo theo của lớp này nằm trong lớp kia)

Ta ký hiệu sự kéo theo là →, tự đóng kín là Ο với đồ thị này các lớp tương thích nguyên tố bắt đầu từ gốc luôn bảo đảm tính đóng kín

- Đồ thị kéo theo cho phép ta nhanh chóng xác định được tập đóng kín nhỏ nhất của các lớp tương thích bao phủ mọi trạng thái của bảng nó xuất phát từ một gốc hoặc nhiều gốc

c Phương pháp bảng bậc thang xác định tập đóng kín nhỏ nhất bao phủ bảng

- Ta khảo sát mọi đối trạng thái của bảng trên bảng bậc thang kết quả ta được các đối trạng thái tương thích không điều kiện (V), các đối trạng thái tương thích có điều kiện và các đối trạng thái không tương thích (x)

- Từ các đối trạng thái không tương thích ta xác định được các lớp trạng thái tương thích cực đại của bảng

Ví dụ: Bảng có trạng thái ( a b c d e f ) và các đối trạng thái không tương thích là:

a ≁ b, b ≁ c, c ≁ d

Từ a ≁ b  ( a c d e f ) và ( b c d e f )

Các lớp tương thích cực đại là: ( a c e f ), ( a d e f ), ( b d e f )

- Từ bảng bậc thang và các lớp tương thích cực đại ta xác định các gốc của đồ thị và các lớp tương thích nguyên tố đi tiếp theo sau các gốc, quá trình này có thể khử bỏ được một số lớp tương thích nguyên tố không cần thiết vì nó không đảm bảo tính đóng kín

- Dựa vào đồ thị kéo theo ta xác định được tập đóng kín nhỏ nhất của các lớp tương thích bao phủ mọi trạng thái của bảng

- Kí hiệu: acef: A và bdef: B ta có bảng trạng thái rút gọn :

Ví dụ 3

Các lớp tương thích cực đại: AC, AE, BE, BCDF

Có 9 lớp tương thích nguyên tố: BCDF, BD, BF, CD, BE, AE, AC, E, F

Ví dụ 4

BCEF, C≁F → BCE, BEF

II Mã hoá trạng thái

1 Sự cần thiết

Bước quan trọng tiếp theo việc rút gọn bảng trạng thái là mã hoá trạng thái Mã hoá trạng thái

là gán cho mỗi trạng thái một tổ hợp giá trị các biến trạng thái sao cho có thể phân biệt được

Các lớp tương thích cực đại: (ABCE), (ABEF), (BDEF)

Có 21 lớp tương thích nguyên tố: ABCE, ABEF, BDEF, BDE, BDF, BEF, DEF,ABF, AEF, ACE, BCE, BD, BE,

BF, DE, DF, EF, AF, CE, B, D

Đồ thị kéo theo:

Chọn ABCE (A), BDEF (B)

x

A A/1 B/1 B/1

B A/1 A/1 B/0

Phụ thuộc vào việc đánh dấu trạng thái mà mạch điện cần thực hiện sẽ phức tạp hoặc đơn giản

do vậy cần phải chọn những phương pháp mã hoá trạng thái tối ưu để các sơ đồ thực hiện chúng là đơn giản nhất

Gọi n là số trạng thái, S: số là số phần tử nhớ cần cho hệ thì số cách mã hoá trạng thái, số cách đánh dấu

! S !n)(2

! 1)(2

2 Mã hoá trạng thái chú ý đến xếp cạnh nhau các đôi trạng thái

Nếu ta chú ý đến sự xếp cạnh nhau các đối trạng thái hợp lý có thể dẫn đến bảng ma trận tín hiệu ra và bảng kích thích có chứa nhóm lớn các con số “1” hay “0” cạnh nhau Dẫn tới các phương trình kích thích và các phương trình ra đơn giản (Armstrong)

Sau đây ta giới thiệu cách mã hoá này với đánh giá số điểm của các đối trạng thái cạnh nhau Giả sử ta dùng phần tử nhớ D, cách làm như sau:

Cho n là số trạng thái và số phần tử S0 = [log2 n]

Bắt đầu đặt W(qi, qj)= 0 với mọi đôi trạng thái của bảng Sau đó đánh giá trọng lượng W(qi, qj) cho mọi đôi theo nguyên tắc

1 Trạng thái tới như nhau:

Trọng lượng của một cách mã hoá bằng tổng trọng lượng của tất cả các đôi trạng thái mà nó

mã hoá cạnh nhau Trong cách mã hoá đó cách mã hoá có trọng lượng cao nhất sẽ dẫn tới mạch điện đơn giản hơn

Ví dụ: ta có bảng trạng thái có 4 trạng thái nếu S0 = 2

Theo (1) q1q2 với đầu vào 11 → trạng thái tới q2, do đó W(q1,q2) = 0+S0 = 2

Theo (2) q q v ới 00, 01,10 → tín hiệu ra như nhau, do đó số điểm 1+1+1 = 3

thái (1) (2) (3) (4) ∑ q1q2 2 3 2 0 7 q1q3 0 2 3 2 7 q1q4 0 0 1 1 2 q2q3 2 1 2 1 6 q2q4 0 1 2 1 4 q3q4 4 2 3 1 10

n S N

4 2 3

7 3 840

9 4 10.810.800

Theo (3) ở hàng 1 có q1-q3-q1(10,00,01) và hàng 4 có q3-q1 (01,11) cạnh nhau nên

W(q1,q3) = 1+1+1 = 3

Theo (4) q1,q3 ở 01 và 10 trạng thái ra q1,q3, do đó W(q1,q3) = 2(S0-1) = 2

Và cách đánh dấu 1 mạch điện đơn giản

3 Mã hoá trạng thái dùng phân hoạch thế

Định nghĩa 2 Phân hoạch Π trên tập hợp những trạng thái S của hệ logic kế tiếp M được gọi

là phân hoạch thế (phân chia tự đóng kín)nếu như 2 trạng thái Si và Sj nào đấy thuộc cùng một Nhóm của Π (BΠ ) dưới tác dụng của tín vào I nào đấy, những trạng thái mới ISi và ISj một lần nữa cũng cùng trong 1 nhóm của Π (B’n)

Nghĩa là trong phân hoạch thế các trạng thái trong cùng 1 nhóm dưới tác dụng của tín hiệu vào giống nhau thì các trạng thái tiếp theo cũng nằm trong cùng một nhóm của Π Các nhóm này ta bảo là các nhóm tự phụ thuộc

b Xác định các phân hoạch thế (dựa vào định nghĩa)

q3 10 q4 11

Đánh dấu 2

y1y2q1 00 q2 01 q3 11 q4 10

Đánh dấu 3

y1y2q1 00

q2 11 q3 01 q4 10

Nếu Π1 và Π2 có tính chất thế thì Π1*Π2 và Π1+Π2 cũng có tính chất thế Tính chất này cho phép tìm các phân hoạch thế khác nhau từ các phân hoạch thế đã biết

Ví dụ Π4=Π1+Π3

Tập hợp các phân chia đóng kín tạo nên 1 lattice gọi là ∏ lattice

c Phân hoạch thế và việc mã hoá trạng thái giảm sự phụ thuộc lẫn nhau của các biến trạng thái

Cho một hệ logic kế tiếp với K biến số trạng thái (y1,y2…… yk) nếu tồn tại phân chia đóng kín

Π trên những trạng thái của hệ và r biến số trạng thái, r =[log2 # Π], được đánh dấu cho các nhóm của Π (y1, y2,…, yr) thì các biến số trạng thái tới Y1,Y2, …, Yr là độc lập với (k-r) biến

Nó độc lập với y2 Biến y2 để đánh dấu phân biệt các nhóm của Π2, nó độc lập với y1

Y1 Y2 Z y1y2 0 1 0 1

A, , , ;

E D,

ABCF;

DE

E Π(I) Π(I) Π(I) ABCF;DE

Ví dụ

d Phân giải nối tiếp và song song

Khi hệ logic kế tiếp có nhiều trạng thái ta phân giải chúng thành các mạng thành phần rồi tiến

hành tổng hợp các mạng thành phần và cuối cùng ghép chúng lại với nhau Như vậy quá trình

thiết kế xây dựng sẽ đơn giản hơn rất nhiều

Phân giải nối tiếp

Phân giải nối tiếp hệ kế tiếp M là phân chia chúng thành hai thành phần mắc nối tiếp Thành

phần đầu là thành phần độc lập, thành phần thứ hai là thành phần phụ thuộc

Nếu tồn tại phân chia γ và phân chia đóng kín ∏ trên tập hợp các trạng thái của M để cho ∏.γ

= ∏(0), thì M được phân chia thành hai thành phần máy mắc nối tiếp

Thành phần đầu bao gồm [log2#(∏)] phần tử nhớtương ứng với các biến số trạng thái để phân

biệt các nhóm của ∏, nó độc lập với các biến số còn lại

Thành phần thứ hai chứa đựng [log2#(γ)] phần tử nhớtương ứng với các biến số trạng thái để

phân biệt các nhóm của γ

Ở ví dụ trên, cách đánh dấu ∏1 = {A, B; C, D} và γ = { DA, ; B, C} ∏.γ = ∏(0) là một phân

giải nối tiếp

Y1 = y3x+y2y1x+y3 y2 x+y2y1 x

Y2 = y2 x+y3 y2 y1+y3y1=f2(y1y2y3x)

Y3 = y3 y2 y1 x +y2y1x +y2y1x

Z = y2y1+y3x = f0(y1y2y3x) (44 đầu vào)

x) (y f x y x y Y

x) (y f x y Y

) y (y f y y Y

1 3 2 3 3 2 1

3 3 3 3 3

1 2 1 2

2 1 1 1 2 1

+ +

=

= +

2 =

∏

Từ bảng trạng thái bên, ta tìm các phân hoạch thế:

∏1 = 21, ; ∏2 = 32, ; ∏3 = 65, ; ∏4 = 1,2,3; ∏7 = 1,2,3,4

Từ đây ta xác định được thêm:

∏5 = ∏1 + ∏3 = { 21, ; 65, } ∏6 = ∏2 + ∏3 = { 32, ; 65, } ∏8 = ∏4 + ∏6 = {1,2,3; 65, } ∏9 = ∏7 + ∏8 = {1,2,3,4; 65, }

Ta được dàn phân hoạch thế bên

Ta có thể chọn 1 trong 9 phân hoạch thế trên để phân giải nối tiếp máy đã cho Để đơn giản ta chọn ∏9

∏9 có một khối 4 phần tử và một khối 2 phần tử, do đó γ phải có

Phân giải song song

Phân giải song song hệ kế tiếp M là phân chia chúng thành hai thành phần mắc song song độc

lập với nhau:

Nếu tồn tại 2 phân chia đóng kín trên những trạng thái của M để cho ∏1.∏2 = ∏(0) thì M được

phân tích thành 2 thành phần mắc song song độc lập với nhau

Một thành phần gồm [log2#(∏1)] phần tử nhớ tương ứng với các biến số để phân biệt các khối

của ∏1

Một thành phần gồm [log2#(∏2)] phần tử nhớ tương ứng với các biến số để phân biệt các khối

của ∏2

Ở ví dụ trên, cách đánh dấu ∏1 = {A,B; C,D}và ∏2 = {A,C; B,D}và ∏1.∏2 = ∏(0) là một

phân giải song song

Ta xét một ví dụ khác cho phân giải song song:

1 y x x y

y2y3xy1 00 01 11 10

Để đơn giản ta có thể xét từng mạng con:

CD=10

2 3 2

3 2

Thiết kế mạch tìm sai hoạt động nối tiếp Mạch có một đầu vào x và một đầu ra Z, tín hiệu ra Z

= 1 Khi các dãy số vào của x là 1101, 1110, 1111 đó là các tổ hợp cấm Trong các trường hợp khác thì Z = 0

Từ đây ta có được bảng trạng thái của mạch:

y

y1

D1 1

y

x

2 Ví dụ 2

Xây dựng hệ logic hoạt động nối tiếp có tính chu kỳ Hệ khảo sát các nhóm 3 bit tín hiệu vào, phần tử đầu tiên của chuỗi ứng với giá trị nhị phân bé nhất Tín hiệu ra Z = 1 khi chuỗi tín hiệu vào là: 001, 011, 101, 111

a Xây dựng đồ thị trạng thái, bảng trạng thái

11 - - - - d.10 00/0 00/1

y

y 1

D 1 1

A - E,1 A,- A,0 D,0 B,0 -

B D,1 - A,- B,0 A,- A,- -

4 Rút gọn bảng trạng thái và mã hóa trạng thái

;4,3,2,1

8,7

;6,5

;4,3

;2,1

Mã hóa trạng thái và xây dựng mạch điện

6 Dùng JK-FF và các mạch NAND xây dựng hệ logic kế tiếp có bảng trạng thái sau

S’/Z

S

x = 0 x = 1 S0 S1, 0 S4, 0 S1 S2, 0 S2, 0

S2 S3, 0 S3, 1

S3 S0, 0 S0, 0 S4 S7, 0 S5, 0

S5 S6, 0 S6, 0

S6 S0, 1 S0, 1 S7 S3, 0 S6, 0

7 Dùng JK-FF và các mạch NOR xây dựng hệ logic kế tiếp có đầu vào X, xung nhịp và đầu ra

Z Dữ liệu đầu vào X có dạng chuỗi và có độ dài bằng 4 Nếu dữ liệu vào có dạng một trong 3 chuỗi 1010, 0110, 0010 thì mạch sẽ cho tín hiệu ra Z=1

8 Thiết kế hệ logic kế tiếp để kiểm tra tính chẵn lẻ của một dãy dữ liệu nhị phân liên tục được đưa đến đầu vào Nếu số chữ số 1 nhận được là lẻ thì mạch sẽ đưa tín hiệu ra Z=1 Nếu hai chữ

I

Π3

Π2

số 0 được đưa liên tiếp ở đầu vào thì mạch sẽ quay trở lại trạng thái ban đầu và lại bắt đầu kiểm tra dãy dữ liệu mới

9 Thiết kế hệ logic kế tiếp thực hiện so sánh 2 số nhị phân 4 bit (A và B) với bit đầu tiên là bit

có trọng số lớn nhất

Ba đầu ra của mạch là Z1 = 1 nếu A > B, Z2 = 1 nếu A = B, Z3 = 1 nếu A < B

10 Thiết kế hệ logic kế tiếp có một đầu vào X và được đồng bộ với xung nhịp Tín hiệu ra Z =

1 khi chuỗi tín hiệu vào là 1101

11 Xây dựng bộ đếm được điều khiển bởi hai tín hiệu A và B Nếu

- A = 0, B = 0 : Bộ đếm không hoạt động

- A = 0, B = 1 : Bộ đếm nhị phân 2 bit

- A = 1, B = 0 : Bộ đếm nhị phân 3 bit

CHƯƠNG 6 THIẾT KẾ CÁC HỆ LOGIC DÙNG

2 n -1

f f

54/ 74153 hai bộ MX 4 ⇒ 1 54/ 74157 bốn bộ MX 2 ⇒ 1

f 1

Lệnh Vào Ra

ES BA Y 1X BA 0

00 BA A

01 BA B Yi=E(SAi +SBi)

b Biến đổi dạng thông tin vào song song thành dạng nối tiếp ở đầu ra

- Phát đi nối tiếp số liệu ở thanh ghi 16 bit

- Tạo dãy tín hiệu nhị phân tuần hoàn 1 1 0 0 1 0 0 1 dùng MUX 8 đầu vào và bộ đếm nhị

phân 3 bit

c Thực hiện hàm logic

MUX 2n ⇒ 1 có thể dùng để tạo hàm logic bất kỳ co n+1 biến vào trong đó n biến số đưa vào

n đầu điều khiển, còn 1 biến cùng với các hangừ số 0 và 1 được đưa vào 2n đầu vào còn lại tùy thuộc giá trị hàm số

- Ví dụ 1: sử dụng MUX 8 ⇒ 1 thự hiện hàm sau:

f = A’B’C’D’+ A’B’CD+ A’BC’D+ A’BC’D’+ AB’C’D+ AB’CD’+ ABC’D’+ ABC’D

7410: thanh ghi 8 bit

4 bit

Lệnh chọn

Ba điều khiển là các biến đầu vào ABC còn đầu vào D0… D7 thay cho biến D

II Dùng các bộ phân kênh (DEMUX) và bộ giải mã (Decoder)

1 Bộ phân kênh giải mã (Demultiplexor)

Chức năng của bộ phân kênh ngược lại với bộ dồn kênh Theo địa chỉ được chọn mà tín hiệu vào sẽ đi ra đường kênh phù hợp địa chỉ chọn

D D’

1 0

2 Sử dụng DEMUX để

a Chọn kênh và phân kênh trong truyền tin

b Bộ giải mã dùng để làm tín hiệu chọn vỏ (Chip Selector - CS)

A B 1E 1C 1Y0 1Y1 1Y2 1Y3

10 11 12

16

8

DX 74155

2C 2E

A

1C 1E

1Y3

1Y 0 1Y 1 1Y 2

B

2Y 0

2Y 2 2Y 3 2Y 1

Địa chỉ ồ

Y 2 -1

E DEMUX

Data

.

n đầu vào

0 1

2 n -1

A11 A0 A12 A10 A13 CPU 8085

V M C P

V = vm c + pmc + pmc = v2Y0 + p1Y2 + p1Y1

III Dùng ROM để thiết kế các mạch tổ hợp

1 Mạch ROM / PROM

Là những đơn vị giữ tin tức, mỗi tin tức được cất giữ ở một địa chỉ Muốn lấy một tin tức nào

đó ra, ta đưa địa chỉ vào và đọc được số liệu ra Cấu tạo bên trong của ROM gồm 2 ma trận:

ma trận AND và ma trận OR

Như vậy ROM / PROM có thể thực hiện được các hàm logic Hàm tổ hợp f(x1, x2, , xn) n biến số được thực hiện bởi ROM có 2n từ 1 bit Và k hàm tổ hợp n biến số sẽ được thực hiện bởi ROM có 2n từ k bit

Những hàm tổ hợp phức tạp có thể tạo từ các modulo đơn giản

Ví dụ: Bộ cộng 1 bit [ Si(Ai, Bi, Ci-1) và Ci(Ai, Bi, Ci-1)] được thực hiện bằng một ROM 8 từ 2 bit và ta có thể thực hiện bộ cộng song song bằng ROM một cách đơn giản:

1 2 m

2 Sử dụng ROM / PROM: ngoài việc dùng làm bộ nhớ trong MT, ta có thể

a Dùng cặp ROM để tổng hợp bộ đổi mà hexa sang mã 7 vạch hiển thị

b Dùng cặp ROM để thực hiện các hàm logic sau:

F G H I

Có thể đơn giản chỉ cần 10 tích (term)

B’D’ chung cho f1f2f4 (giảm 2)

B’EF chung cho f2f4 (giảm 1)

ACF + ACF’ = AC ở f4 (giảm 1)

Khi sổ term vượt số từ của cặp

ROM (PLA) thì mới cần đơn giản (term: nhân tố tích)

IV Dùng PLA (Programmable Logic Arrays) để thiết kế các mạch kế tiếp

Ma trận tạo tổng các term

Các phần

tử nhớ Đầu ra Clock

J y

K

Z

Đồng hồ Xoá

b Tổng hợp bộ đếm modulo 12 dùng PLA và bộ hiển thị 7 thanh

Bảng trạng thái của bộ đếm cùng với display và các phương trình kich thước JKFF:

JKFF JKFF JKFF

a b

Ví dụ 4: Xây dựng bộ đếm thập phân (0 → 9) dùng PLA và bộ hiển thị 7 thanh

2 y y y

K2 = y1 + y3 y4

3 2 1

4 y y y

4 1

4 y y

d g

a b

c

a Bằng MUX 4 đầu vào và các mạch NAND

b Bằng MUX 8 đầu vào và MUX 4 đầu vào

3 Dùng mạch NAND và bộ giải mã 3  8 tạo các hàm sau

CBAB

A

CB

A

B

A BA

4 Thiết kế mạch mạch thực hiện hệ 6 phương trình sau

CB

A CBA

DCBA

DA BCBA

5 Xây dựng ROM thực hiện

a Đổi mã BCD sang mã Aiken

b Đổi mã BCD sang mã Stibitz

c Đổi mã BCD sang mã 7 vạch cho mạch hiển thị 7 thanh

d Đổi mã nhị phân 4 bit sang mã 7 vạch để thực hiện các số hexa

6 Dùng PLA thực hiện

a Bộ đếm nhị phân 4 bit có hiển thị 7 vạch ra số hexa

b Bộ đếm nhị thập phân có hiển thị 7 vạch ra số thập phân

c Mạch phát hiện mã BCD ở đầu vào là sai Mã BCD được đưa vào liên tiếp ở đầu vào,

bit đầu tiên là bit có trọng số lớn nhất Cứ đến bit thứ 4 nếu mã là sai, có tín hiệu ra là Z

= 1

d Bộ cộng nhị phân nối tiếp hai số nhị phân A và B

CHƯƠNG 7 CÁC MẠCH SỐ HỌC

I Bộ cộng trừ nhị phân

1 Cộng và trừ trong mã bù 1

X + Y → X + (Y) X - Y → X + (-Y) hay X + (Yb)

Như vậy phép trừ sẽ là phép cộng với mã bù 1 của số trừ Mạch điện sẽ gồm mạch tạo mã bù 1

và bộ cộng 4 bit

2 Cộng và trừ trong mã bù 2

Mạch điện gồm mạch tạo mã bù 2 và bộ cộng 4 bit

II Bộ cộng trừ số liệu 8 bit trong bù 2 (số liệu 8 bit)

- Thực hiện phép tính:

X + Y → X + (Y)

X – Y → X + (-Y)

X + (Yb) Như vậy phải có bộ chọn để chọn Y hoặc Yb

11.000

+4: 0.100 -3: 1.100 +1 10.000

10.001

-4: 1.011 +3: 0.011 -1 1.110

4: 0.100

3: 0.011

7 0.111

(-4): 1.011 3: 1.100 -1 1.111

4: 0.100 3: 1.100 +1 10.001

(-4): 1.100(-3): 0.011-1 1.111

Để giữ số liệu X, Y và kết quả R ta dùng các thanh ghi R1 R2 R 74100 đó là thanh ghi D 8 bit

Để chọn Y hoặc Yb ta dùng 2MX 74157

Để thực hiện phép cộng ta dùng 2SN 7483

- Dưới tác dụng lệnh + / - (A/S = 0 → + ; A/S = 1 → - )

nội dung của R2 để nguyên hay bù (đối với phép - )

R 2 2D 4 2D 1 – 1D 4 1D 1

7 4 1 0 0

2Q4 2Q1 – 1Q4 1Q1

X (8bit)

1G 2G

n n n n n

n.y S x y Sx

(cùng dấu có thể tràn)

1010

1010

10100

1101110

- Phép nhân trong máy gồm

Cộng và dịch phải liên tiếp để tính tổng từng

phần (tổng các tích bộ phận) Cuối cùng được

tổng các tích toàn bộ

- Mã bù 10 là mã bù 9 cộng thêm 1 vào ô giá trị bé nhất

- Khi cộng có nhớ sang ô dấu,