bài giải các bài tập môn FPGA

Xem xét bộ lọc số IIR trong hình 3.21.Giả sử rằng bộ nhân thực hiện tốn 2u.t và bộ cộng tốn 1 u.t a Tính toán đường tới han của bộ lọc IIR b Sử dụng kỹ thuật pipeline lên bộ lọc này bởi

Câu1

.Xem xét mạch DFG trong hình 3.20 Giả sử thời gian yêu cầu cho mỗi phép toán

là T

a) Tốc độ lấy mẫu tối đa có thể thưc hiện được trong hệ thống là bao nhiêu? b) Đặt các yếu tố đường ống tại các tập cắt feed –fordward thích hợp như là tốc

độ lấy mẫu của hệ thống này có thể được xấp xỉ bằng với 1/T Xác định một cách

rõ ràng tệp cắt feed-forward và đếm tổng số lượng yếu tố đường ống được yêu cầu

Giải:

a) Đường tới hạn là 4T (qua các nút B -> D -> F -> H hoăc A -> C -> E -> G ) Tốc độ lây mẫu f ≤ 1/(4T)

Tốc độ lấy mẫu tối đa là f = 1/(4T)

b) Tốc độ lấy mẫu f = 1/T

Thực hiện tạo đường ống với các tập cắt thuận theo các đường cắt như sau:

Với hình mới ta có đường tới hạn là T Khi đó cần thêm 8 bộ Delay.

Bài 2

Xem xét bộ lọc số IIR trong hình 3.21.Giả sử rằng bộ nhân thực hiện tốn 2u.t và

bộ cộng tốn 1 u.t

a) Tính toán đường tới han của bộ lọc IIR

b) Sử dụng kỹ thuật pipeline lên bộ lọc này bởi đặt các thanh ghi ở vị trí thích hợp để giảm đường tới hạn thành 3u.t

a) Đường tới hạn là T = 3T M + 4T A = 2.2 + 4.1 = 10 u.t (qua các nút M 1 -> A 2 ->

M 2 -> A 1 -> M 3 -> A 3 -> A 4 )

b) Thực hiện tạo đường ống với các tập cắt thuận theo các đường cắt như sau:

Bài 3:

Xem xét cấu trúc xử lý tín hiệu không đệ quy trong hình 3.22 Hãy tìm cài đặt dữ liệu quảng bá tương đương của giải thuật này để nâng cao tốc độ của hệ thống Khong sử dụng thêm bất kì thanh ghi nào.

Tính toán tốc độ lấy mẫu của cấu trúc quảng bá này.

Giải:

Có 2 đường tới hạn, từ x 1 (n) đến y(n) và từ x 2 (n) đến y(n)

Đường tới han là T = T M + 5T A

Chúng ta có thể giảm thời gian tới hạn bằng cách chia mạch thành hai phần và

sử dụng kỹ thuật chuyển vị

ở mỗi phần ta có:

Do đó cấu trúc quảng bá tương đương là:

Thời gian đi đường tới hạn là T = T M + T A

Tốc độ lây mẫu là f = 1/T = 1/ (T M + T A )

bài 5 Xem xét một dạng thực thi trực tiếp cảu bộ lọc FIR

y(n) = ax(n) + bx(n-2) + cx(n-3)

Giả sử thời gian yêu cầu thực hiện bộ cộng và bộ nhân là T

(a) Sử dụng kỹ thuật đường ống với bộ lọc này với chu kỳ clock xấp xỉ là T

(b) Vẽ một cấu trúc bộ lọc khối cho kích thước khối là 3.Sử dụng kỹ thuật đường ống với bộ lọc này với chu kỳ clock là T Xác định tốc độ lấy mẫu của hệ thống.

(c) Sử dụng kỹ thuật đường ống với bộ lọc ở câu (b) với chu ky clock là T/3 Chỉ ra những tệp cắt thích đáng và dán nhãn ngõ ra một cách rõ rang Tốc

độ lấy mẫu là bao nhiêu?

a) Thực hiện tạo đường ống với các tập cắt thuận theo các đường cắt như sau:

Với hình mới ta có đường tới hạn là T Khi đó cần thêm 2 thanh ghi.

Câu 7:

Xem xét bộ lọc FIR bậc 6

y(n) = ax(n) + bx(n - 4) + cx(n – 6)

a) Vẽ hình cho bộ lọc này để chu kỳ clock được giới hạn bởi 1 thời gian nhân

và cộng Làm việc này bằng cách không them thanh ghi nào.

b) Vẽ một cấu trúc khối cho sơ đồ ở câu a cho khối kích thước bằng 3 Sắp xếp lại cấu trúc để chu kỳ clock của khối cấu trúc là một –bốn của thời

x(n)

gian nhân cộng Giả sử rằng thời gian tính toán bộ nhân là ba lần thời gian tính toán bộ cộng.

Giải:

Đường tới hạn là T = T M + 2 T A

Để giới hạn chu kỳ clock bằng một thời gian nhân và cộng , chúng ta chuyển vị mạch trên và có mạch mới:

Đường tới hạn mới có T = T M + T A

c) Kiến trúc khối của mạch lọc FIR bậc 6 với kích thước 3 của việc xử lý song song:

y(3k) = ax(3k) + bx(3k – 4) + cx(3k – 6)

y(3k+1) = ax(3k+1) + bx(3k – 3) + cx(3k – 5)

y(3k+2) = ax(3k+2) + bx(3k – 2) + cx(3k – 4)

Sử dụng kỹ thuật pipeline ta có:

Trong mạch trên bộ nhân đã được chia ra thành 3 phần m1,m2,m3 Mỗi phần có cùng thời gian tính toán với bộ cộng.

Đường tới hạn có T M =3T A

Bài 8

Cho bộ lọc đệ quy:

x(n)= a.x(n-2) + u(n)

mạch tương ứng với bộ lọc này:

Bằng việc sử dụng riêng lẻ từng bộ nhân và bộ cộng, ta hoàn toàn có thế sử dụng một bộ Multiply Add Component (MAC):

Do đó, mạch tương ứng với bộ lọc của chúng ta như sau:

Hoặc bằng cách thêm bộ trễ vào bộ lặp ta sẽ được:

b) Cho bộ lọc có ngõ ra như sau:

y(n) =b.y(n-2) + v(n)

theo yêu cầu, mạch được làm chậm lại bằng cách thay 2 bộ delay thành 4

bộ delay Ta thu được sơ đồ như sau:

Bài 9

Với điện áp ngưỡng là 0.4V và điện áp ban đầu là 5V.

Hay V t = 0.4V và V 0 = 5V

Theo bài toán, cần giảm công suất tiêu thụ của hệ thống ít nhất 5 lần

 β 2 =1/5

 β =1/ ~0.4472

thời gian delay của hệ thống ban đầu

và hệ thống đã sử dụng phương pháp pipelined:

Nhưng vì tốc độ clock của cả 2 bộ lọc là như nhau nên

T seq = T pip



 M = = 2.8

 Chọn M = 3

Vậy ta chọn cấp 3 cho hệ thống sử dụng pipelined này Điện áp được cấp cho hệ thống sẽ là:

βV 0 = 0.4472 * 5 = 2.236 (V)

Bài 10

Theo đề bài, ta có T m = 2T a và C m = 10C a

Với hình 3.24a

Ta có T critiacl path = 9T a

Và hình 3.24b

Có T critical path = 4T a

Ta suy ra :

Ta có:

Với điện áp nhỏ nhất cấp cho hệ thống để có sample period của 3.24a và 3.24b là như nhau, đều bằng 9T a

Ta suy ra:



V a = 4V, V t = 0.5V





 36V b 2 - 85V b + 9 = 0

 V b1 = 2.25

V b2 = 0.11 < 1.2 V ( loại)

Vậy điện áp nhỏ nhất cần cấp cho hệ thống hình 3.24b là 2.25V

Ta có:



Bài 11.

 Một đường tín hiệu có tổng điện dung là C total và đường tín hiệu này được pipelined cấp M cũng có tổng điện dung là C total Vì cả hai đường tín hiệu này đều có cùng tốc độ lấy mẫu nên T seq = T pip

Ta có:



Công suất tiêu thụ của hệ thống pipelined là:

=

 Để năng lượng tiêu thụ là thấp nhất:

Ta có: năng lượng tiêu thụ của hệ thống ban đầu:

=

Bài 12

Theo đề bài ta có:

Một hệ thống có pipelined bởi 4 stage có block size bằng 4 Thời gian delay của

hệ thống

Với L= 4, V 0 = 5V, V t = 0.4V, và



tuy nhiên: 0.018*5 = 0.09< V t = 0.4 nên loại giá trị này

 β = 0.353 thỏa mãn

 công suất tiêu thụ của hệ thống song song- pipelined so với hệ thống gốc ban đầu là

điện áp cung cấp cho hệ thống song song- pipelined là : βV0= 1.765V

Bài 14.

0.353 0.018

Theo yêu cầu bài toán, để làm giảm critical path với hệ số 2 đến 6u.t bằng việc đặt các feed-forward ở vị trí thích hợp, cụ thể bài này ta sẽ đặt 3 bộ delay ở vị trí

A, B và C.

 T sample = T m + 2T a = 10u.t

 T sample = T sep

 T par = 2T samp = T sep

Với:

C charge = 2C a + C m = 10C a và V 0 = 3.3V, V t = 0.45V









 β1= 0.658 (nhận)

 β2= 0.028 (loại)

vì β2*V 0 = 0.028*3.3 = 0.0924 < V t = 0.45V nên loại β2 Vậy β= 0.658



Câu15 Consider power consumption reduction of a circuit at same speed by use

of pipelining and parallel processing Let V 0 be the original supply voltage of the sequential system Let represent the supply voltage reduction factor of an

L-parallel M –level pipelined system,i.e, this system is operated with supply voltage

V 0 Let be the supply voltage reduction factor for an M-level pipelined system operated at the same speed,i.e, this system is operated with supply voltage V 0 Let

be the supply voltage reduction factor of an L-parallel system operating at the same as sequential circuit operated with supply voltage V 0 Show that =

Xem xét việc giảm tiêu thụ công suất của một mạch với cùng tốc độ bởi sử dụng

kỹ thuật đường ống và xử lý song song Ta có V 0 là nguồng cung cấp ban đầu của

hệ thống liên tục Ta có miêu tả nhân tố giảm nguồn cung cấp của L-song song

và M cấp hệ thống đường ống, hệ thống này được tạo ra với điện áp cung cấp là

V 0. Cho là nhân tố giảm nguồn điện áp cung cấp cho M cấp của hệ thống đường ống được tạo ra với cùng tốc độ , hệ thống này được tạo ra với điện áp cung cấp

là V 0 Cho là yếu tố giảm cung cấp điện áp với L hệ thống song song tạo ra với cùng tốc độ với mạch nối tiếp ( được tạo ra với điện áp cung cấp là V 0 Chỉ ra rằng =

Giải

Tính toán thời gian trì hoãn đường truyền của mạch CMOS là:

Đối với hệ thống đường ống M cấp,đường tới hạn giảm đến 1/M đối với độ dài trong mạch ban đầu.Và điện dung được nạp và xả trong một chu kỳ xung clock được giảm 1/M so với điện dung ban đầu.

Nếu cùng tốc độ mẫu xung clock được duy trì, chỉ phân số 1/M của điện dung ban đầu được nạp xả trong cùng một khoảng thời gian Điều này chỉ ra rằng nguồn cung cấp có thể giảm thành V 0 Do đó công suất tiêu thụ của bộ lọc pipeline là:

= Việc tiêu thụ công suất của hệ thống đường ống ,được so sánh với mạch ban đầu

đã giảm đi 1 nhân tố là

Thời giain trễ đường truyền của mạch ban đầu và mạch pipeline là:

Ta tính được theo phương trình :

=> = 0

Ta có

*Trong hệ thống L-song song, điện dung của tụ điện không thay đổi,nhưng tổng điện dung đã tăng L lần.

Để duy trì tốc độ lấy mẫu, chu kỳ clock của mạch L-song song được tăng LT seg

(trong đó T seg là thời gian trì

Hoãn đường truyền của mạch nối tiếp.

Điều này có nghĩa điện dung được nạp và xả dài hơn L lần Theo mặt

khác,nguồn điện cung cấp có thể

giảm khi có nhiều thời gian hơn để thay đổi giá trị tụ điện.

Làm cách nào để giảm tiêu thụ công suất bởi nhân tố

+ Sự xem xét thời gian trì hoãn đường truyền có thể tiếp tục được sử dụng để

tính toán

+ Thời gian trì hoãn đường truyền của mạch ban đầu vẫn không đổi, nhưng thời gian trì hoãn đường truyền của hệ thống L-song song được cho bởi:

Từ đó, chúng ta có phương trình dưới đây để tính :

=> = 0

Ta có

*Kết hợp ký thuật pipeline và song song để giảm tiêu thụ công suất:

+Kỹ thuật pipeline và xử lý song song có thể kết họp với nhau , ký thuật pipeline giảm điện dung có thể nạp , xả trong một chu kỳ clock, trong khi xử lý song song tăng chu kỳ clock cho nạp xả của mạch ban đầu.

Ta có phương trình tính

=> = 0

Ta có

Ta có :

=