Mật độ cao do cấu tạo bit nhớ chỉ có 1 transistor và tụ. Dùng địa chỉ đa hợp (mux) để tiết kiệm chân linh kiện. Qui trình cung cấp địa chỉ đa hợp : Địa chỉ hàng. Tín hiệu RAS. Địa chỉ cột. Tín hiệu RAS và CAS. Sau 2 ms, DRAM bị mất thông tin chứa trong nó dù vẫn còn cung cấp nguồn điện. Giải quyết bằng cách làm mới (refresh) thông tin DRAM trước khi mất. Việc làm mới thông tin DRAM được thực hiện thông qua thao tác chọn hàng (RAS) sẽ làm mới tất cả các bít nhớ trên hàng đó.
Trang 1Chương 2
Bộ nhớ bán dẫn
Trang 2Các đại lượng đặc trưng
Các đại lượng đặc trưng Giá thành
Thời gian truy xuất tA
Chu kỳ truy xuất tM
- Phụ thuộc công nghệ chế tạo và
cơ chế truy xuất
- Là khoảng thời gian mà CPU
phải đợi sau khi khời động các
tín hiệu yêu cầu đọc.
Tốc độ truy xuất bA = 1/tA
Tốc độ chuyển dữ liệu bM = 1/tM
Thời gian tối thiểu được tính giữa hai lần truy xuất.
- Được tính theo bit/s hay word/s.
- Còn được gọi là băng thông.
tA thường dùng trong thiết kế để xác định số wait-state của CPU
b thường dùng để xác định lưu lượng truy xuất
Trang 3Phân loại (1)
S tatic
Random
E lectrically
P rogrammable
Memory Only
Read
Bộ nhớ
Bộ nhớ
là gì ?
là nơi chứa chương trình và dữ liệu
ROM
ROM PROM
EEPROM
EPROM
RAM
E rasable
(Chết)
(Sống)
(Đơn vị truy xuất)
(Dung lượng) (Thời gian truy xuất) ??
Flash ROM ( SRAM + EEPROM )
Trang 4Phân loại (1)
A12 A0 : địa chỉ
O7 O0 : dữ liệu
OE : cho phép xuất
CE : chọn chip
Vcc : nguồn
Vpp : nguồn lập trình
PGM : chọn lập trình U1
1
10 9 8 7 6 5 4 3 25 24 21 23 2 20
22 27
11 12 13 15 16 17 18 19
O0
EPROM
O1
O2
O3
O4
O5
O6
O7
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
OE CE PGM VPP
Cửa sổ xóa nội dung bằng tia cực tím
Trang 5ROM
A0
Giải mã hàng
Giải mã cột
và đệm
1 (chọn cột phải)
+5V
A1
A2
1 1 0
T3 P3 T2 P2 T1 P1 T0 P0
D3 D2 D1 D0
1
Trang 6Phân loại (2)
A14 A0 : địa chỉ
D7 D0 : dữ liệu
OE : cho phép xuất
CE : chọn chip
WE : cho phép ghi
Vcc : nguồn
GND : đất
U2
HM62256/SO
10 9 8 7 6 5 4 3 25 24 21 23 2 26 1
20 22 27
11 12 13 15 16 17 18 19
SRAM
O0
O1
O2
O3
O4
O5
O6
O7
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
CE OE WE
Trang 7Nguyên lý lưu trữ thông tin của SRAM giống D-FF.
SRAM được tổ chức theo ma trận giống ROM.
Giao tiếp với SRAM tương tự như giao tiếp với ROM.
Trang 8Phân loại (3)
A8 A0 : địa chỉ hàng / cột (18 bit)
DIN , DOUT : dữ liệu
RAS : chọn hàng
CAS : chọn cột
WE : cho phép ghi
Vcc : nguồn
GND : đất
U5
MSM41256A
5 7 6 12 11 10 13 9 1
4 15 3
14 2
A0
A1
A2
A3
A4
A5
A6
A7
A8
RAS CAS WE
DOUT
DRAM
DIN
Trang 9Cấu tạo DRAM
Trang 10DRAM (tt.)
Mật độ cao do cấu tạo bit nhớ chỉ có 1 transistor và tụ.
Dùng địa chỉ đa hợp (mux) để tiết kiệm chân linh kiện.
Qui trình cung cấp địa chỉ đa hợp :
Địa chỉ hàng.
Tín hiệu RAS.
Địa chỉ cột.
Tín hiệu RAS và CAS.
Sau 2 ms, DRAM bị mất thông tin chứa trong nó dù vẫn còn cung cấp nguồn điện Giải quyết bằng cách làm mới (refresh) thông tin DRAM trước khi mất.
Việc làm mới thông tin DRAM được thực hiện thông qua thao tác chọn hàng (RAS) sẽ làm mới tất cả các bít nhớ trên hàng đó.
Trang 11Các thông số thời gian tham khảo
"50 ns" "60 ns" Description
t
RC 84 ns 104 ns Random read or write cycle time (from one full /RAS cycle to another)
t
RAC 50 ns 60 ns Access time : /RAS low to valid data out
t
RCD 11 ns 14 ns /RAS low to /CAS low time
t
RAS 50 ns 60 ns /RAS pulse width (minimum /RAS low time)
t
RP 30 ns 40 ns /RAS precharge time (minimum /RAS high time)
t
PC 20 ns 25 ns Page-mode read or write cycle time (/CAS to /CAS)
t
AA 25 ns 30 ns Access time: Column address valid to valid data out (includes address time before /CAS low) setup
t
CAC 13 ns 15 ns Access time: /CAS low to valid data out
t
CAS 8 ns 10 ns /CAS low pulse width minimum
Trang 12Giải mã địa chỉ
Địa chỉ 00 (0) Địa chỉ 01 (1) Địa chỉ 10 (2) Địa chỉ 11 (3)
Dữ liệu 8 bit
4 x 8 bit
Giải mã địa chỉ
Địa chỉ 000 (0) Địa chỉ 001 (1) Địa chỉ 010 (2) Địa chỉ 011 (3) Địa chỉ 100 (4) Địa chỉ 101 (5) Địa chỉ 110 (6) Địa chỉ 111 (7)
8 x 16 bit
Giải mã địa chỉ
n
địa
chỉ
2 n
lựa chọn
Tổ chức bộ nhớ
Trang 13Tổ chức theo dung lượng
D 7 – D 0
Tổng cộng có 256K x 8 bit
64K x 8 bit
64K x 8 bit
64K x 8 bit
64K x 8 bit
Giải mã địa chỉ
A16
A17
A 15 – A 0
Trang 14Tổ chức theo kích thước
A 15 – A 0
64K x 8 bit
Tổng cộng có 64K x 32 bit
64K x 8 bit 64K x 8 bit 64K x 8 bit
Trang 15Bộ nhớ
Mạch giải mã địa chỉ
Bank 0
0000
07FF 0000
07FF 0000
07FF 0000
07FF
00 00
1FFF
Tuyến địa chỉ
07FF
08 00
0FFF
10 00
17FF
18 00
00 000 0 0 000
08 000 0 1 000
10 000 1 0 000
A11
A12
Giải mã địa chỉ bộ nhớ
Bank 1
Bank 2
Bank 3
Trang 16Địa chỉ A 15 A 14 A 13 A 12 A 11 A 10 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0
.
.
.
.
Giải mã địa chỉ bộ nhớ
Trang 17A5 A3
A6 A0
RD
A4
A7 A8 A2
A12
A1
A9
A11
A10
U2A 2
6
A
U6
HM6116/SO
8 7 6 5 4 3 2 1 23 22 19 18 20 21
9 10 11 13 14 15 16 17
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CS OE WE
D0 D1 D2 D3 D4 D5 D6 D7
U4
HM6116/SO
8 7 6 5 4 3 2 1 23 22 19 18 20 21
9 10 11 13 14 15 16 17
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CS OE WE
D0 D1 D2 D3 D4 D5 D6 D7
U3
HM6116/SO
8 7 6 5 4 3 2 1 23 22 19 18 20 21
9 10 11 13 14 15 16 17
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CS OE WE
D0 D1 D2 D3 D4 D5 D6 D7 U5
HM6116/SO
8 7 6 5 4 3 2 1 23 22 19 18 20 21
9 10 11 13 14 15 16 17
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CS OE WE
D0 D1 D2 D3 D4 D5 D6 D7
A5 A3
A6
A0
A4
A7 A8
A2 A1
A9 A10
A5 A3
A6
A0
A4
A7 A8
A2 A1
A9 A10
A5 A3
A6
A0
A4
A7 A8
A2 A1
A9 A10 D5
D0
D7
D2 D3
D6
D1
D4
D5 D0
D7
D2 D3
D6
D1
D4
D5 D0
D7
D2 D3
D6
D1
D4
D5 D0
D7
D2 D3
D6
D1
D4
RD
RD WR
Mạch chi tiết
Trang 18Bài tập
1) Tính các địa chỉ CS1, CS2, CS3, CS4
2) Vẽ mạch giải mã địa chỉ cho bộ nhớ cho các trường hợp sau :
a 14KB = 2 x 4KB + 2 x 2KB + 2 x 1KB
b 32KB= 2 x 8KB + 4 x 4KB
3) Thiết kế mạch giải mã địa chỉ bộ nhớ cho hệ thống Z80-CPU : 1ROM 4K,
1RAM 4K và 2RAM 2K Yêu cầu địa chỉ RAM liên tục từ 1800H trở đi.
A13
A15
MREQ
A11 A12
CS3
CS4
CS2
CS1
CS5
U7A
74LS13 9
2 3 1
4 5 6 7
A B
G
Y0 Y1 Y2 Y3
U8A
74LS13 9
2 3 1
4 5 6 7
A B
G
Y0 Y1 Y2 Y3
U9A
74LS08
1 2
3
U10A
74LS08
1 2
3
Trang 19Bài tập (tt.)
74LS139
A15 A14
A10 A11
A8
A7 A8
U2A
74LS139
2 3 1
4 5 6 7
A B
G
Y0 Y1 Y2 Y3
U3A
74LS11
1 2 13
12
U1
74LS138
1 2 3
6 4 5
15 14 13 12 11 10 9 7
A B C
G1 G2A G2B
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
U2B
14 13 15
12 11 10 9
A B
G
Y0 Y1 Y2 Y3
CS1
CS2
CS3
MREQ
trong mạch giải mã địa chỉ sau đây tác động.
Trang 20Bài tập (tt2.)
và có bản đồ sử dụng bộ nhớ như
sau :
dụng của từng chip bộ nhớ trong hệ
thống.
b) Thiết kế mạch giải mã địa chỉ bộ
chọn bộ nhớ có tên là MREQ.
2K EPROM1
0000H
2K EPROM 2
1K không có
4K SRAM1
4K SRAM 2
3K không có