Giáo Trình Kỹ Thuật Số.pdf

Bµi 1 KHOA ĐIỆN TỬ TRƯỜNG CAO ĐẲNG NGHỀ CẦN THƠ 1 LỜI GIỚI THIỆU Giáo trình Kỹ thuật số là một trong những giáo trình môn học trong BÀI trình đào tạo nghề Điện công nghiệp ở trình độ Cao đẳng nghề đượ[.]

Định nghĩa

Mạch tương tự (còn gọi là mạch Analog)

Là mạch dùng để xử lý các tín hiệu tương tự

Tín hiệu tương tự là tín hiệu có biên độ biến thiên liên tục theo thời gian

Việc xử lý bao gồm các vấn đề: Chỉnh lưu, khuếch đại, điều chế, tách sóng

Nhược điểm của mạch tương tự :

- Độ chống nhiễu thấp (nhiễu dễ xâm nhập)

- Phân tích thiết kế mạch phức tạp Để khắc phục những nhược điểm này người ta sử dụng mạch số

Mạch số (còn gọi là mạch Digital)

Là mạch dùng để xử lý tín hiệu số, giúp chuyển đổi và điều chỉnh các tín hiệu có biên độ biến thiên không liên tục theo thời gian Tín hiệu số, còn gọi là tín hiệu gián đoạn, được biểu diễn dưới dạng sóng xung với hai mức điện thế cao và thấp, tượng trưng cho hai mức logic trong mạch số Các mạch số đóng vai trò quan trọng trong việc xử lý dữ liệu kỹ thuật số, đảm bảo sự chính xác và hiệu quả trong truyền tải thông tin.

Việc xử lý ở đây bao gồm các vấn đề:

- Điều chế số /Giải điều chế số

2.Ưu nhược điểm của kỹ thuật số so với kỹ thuật tương tự Ưu điểm của mạch số so với mạch tương tự :

- Độ chống nhiễu cao (nhiễu khó xâm nhập)

- Phân tích thiết kế mạch số tương đối đơn giản

Vì vậy, hiện nay mạch số được sử dụng khá phổ biến trong tất cả các lĩnh vực như : Đo lường số, truyền hình số, điều khiển số

ĐẠI CƯƠNG VỀ KỸ THUẬT SỐ

Các cổng logic cơ bản

Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic với 2 ngõ vào và 1 ngõ ra ký hiệu như hình vẽ:

Hình 1-3: Ký hiệu cổng AND

Phương trình logic mô tả hoạt động của cổng AND: y = x

Bảng trạng thái hoạt động của cổng AND 2 ngõ vào:

Hình 1-4 Bảng chân lý của cổng AND

Nhận xét: Hàm chỉ bằng 1 (mức logic 1) khi cả 2 ngõ vào đều bằng 1, ngõ ra y bằng 0 (mức logic 0) khi có một ngõ vào bất kỳ (x

Xét trường hợp tổng quát cho cổng AND có n ngõ vào x

2 x n: Đặc điểm của cổng AND là: ngõ ra y chỉ bằng 1 khi và chỉ khi tất cả các ngõ vào đều bằng 1

Sử dụng cổng AND để đóng mở tín hiệu: Xét cổng AND có hai ngõ vào x

- x1 đóng vai trò ngõ vào điều khiển (control)

- x2 đóng vai trò ngõ vào dữ liệu (data)

Xét các trường hợp cụ thể sau đây:

- x1= 0: → y = 0 bất chấp trạng thái của x

2, ta nói cổng AND khóa lại không cho dữ liệu đưa vào ngõ vào x

2 qua cổng AND đến ngõ ra

Ta nói cổng AND mở cho dữ liệu đưa vào ngõ vào x

2 qua cổng AND đến ngõ ra

Sử dụng cổng AND để tạo ra các cổng logic khác giúp mở rộng khả năng thiết kế mạch số Bằng cách sử dụng hai tổ hợp đầu và cuối trong bảng giá trị của cổng AND và nối chúng theo sơ đồ phù hợp, ta có thể biến đổi và kết hợp các cổng logic nhằm đáp ứng các yêu cầu riêng biệt của mạch Phương pháp này giúp tối ưu hóa thiết kế mạch kỹ thuật số, đồng thời nâng cao hiệu quả xử lý tín hiệu và tiết kiệm tài nguyên trong quá trình xây dựng hệ thống logic phức tạp.

15 thì chúng ta có thể sử dụng cổng AND để tạo ra cổng đệm

Là cổng thực hiện chức năng của phép toán cộng logic, cổng OR có 2 ngõ vào và 1 ngõ ra có ký hiệu như hình vẽ:

Hình 1-5 Ký hiệu cổng OR

Phương trình logic mô tả hoạt động của cổng OR: y = x

Bảng trạng thái mô tả hoạt động của cổng OR:

Hình 1-6 Bảng chân lý của cổng OR

Xét trường hợp tổng quát đối với cổng OR có n ngõ vào

Cổng OR trong mạch logic có đặc điểm chính là: tín hiệu đầu ra chỉ bằng 0 khi tất cả các ngõ vào đều bằng 0, còn trong các trường hợp còn lại, tín hiệu đầu ra sẽ là 1 nếu ít nhất một ngõ vào bằng 1.

Sử dụng cổng OR để đóng mở tín hiệu: Xét cổng OR có 2 ngõ vào x

1 là ngõ vào điều khiển (control input), x

2 ngõ vào dữ liệu (data input), ta có các trường hợp cụ thể sau đây:

2) → Ta nói rằng cổng OR khả năng cho dữ liệu di qua

Cổng OR mở cho dữ liệu vào ngõ vào x2

Cổng OR có thể được sử dụng để thực hiện các chức năng của các cổng logic khác bằng cách kết hợp hai tổ hợp giá trị đầu và cuối của bảng trạng thái của cổng OR Quá trình này liên quan đến việc nối mạch cổng OR theo cách thức thích hợp để mở rộng khả năng thực hiện các chức năng logic phức tạp, đảm bảo hiệu quả trong thiết kế mạch điện tử và tối ưu hóa hoạt động của hệ thống.

16 y = x: cổng OR đóng vai trò cổng đệm

Sơ đồ mạch thực hiện trên hình

Cổng ĐẢO (còn gọi là cổng NOT) là cổng logic có 1 ngõ vào và 1 ngõ ra, với ký hiệu và bảng trạng thái hoạt động như hình vẽ:

Hình 1-8 Ký hiệu cổng NOT

Cổng NAND là một thành phần trong mạch logic thực hiện phép toán nhân đảo, bao gồm một cổng AND mắc nối tiếp với một cổng NOT Ký hiệu và bảng trạng thái của cổng NAND thể hiện rõ trong hình minh họa, là cơ sở quan trọng trong thiết kế hệ thống số và mạch logic phức tạp.

Hình 1-10 Ký hiệu cổng NAND

Hình 1-11 Bảng chân lý của cổng NAND Phương trình logic mô tả hoạt động của cổng NAND 2 ngõ vào:

Xét trường hợp tổng quát: Cổng NAND có n ngõ vào

Hình 1-12 Ký hiệu quy ước của NAND với n ngõ vào

Cổng NAND có đặc điểm nổi bật là cho tín hiệu ra là 0 khi tất cả các ngõ vào đều ở mức 1, đảm bảo hoạt động logic chính xác Ngược lại, tín hiệu ra của cổng NAND sẽ là 1 khi ít nhất một trong các ngõ vào ở mức 0, phản ánh tính chất đảo ngược của nó trong mạch logic.

Sử dụng cổng NAND để đóng mở tín hiệu: Xét cổng NAND có hai ngõ vào, và chọn x1 là ngõ vào điều khiển, x

2 là ngõ vào dữ liệu Khi:

Cổng NAND mở cho dữ liệu vào ngõ vào x

Là cổng thực hiện chức năng của phép toán cộng đảo logic, là cổng có hai ngõ vào và một ngõ ra có ký hiệu như hình vẽ:

Hình 1-13 Ký hiệu cổng NOR (Châu Âu, Mỹ, Nhật, Úc)

Phương trình logic mô tả hoạt động của cổng :

Bảng trạng thái mô tả hoạt động của cổng NOR :

Hình 1-14 Bảng chân lý của cổng NOR

Xét trường hợp tổng quát cho cổng NOR có n ngõ vào

Cổng NOR đặc điểm chính là tín hiệu ngõ ra chỉ bằng 1 khi tất cả các ngõ vào đều bằng 0, và ngược lại, tín hiệu ngõ ra sẽ bằng 0 nếu có ít nhất một ngõ vào bằng 1 Đây là loại cổng logic phổ biến trong mạch số, giúp thực hiện phép toán NOT OR Cổng NOR có vai trò quan trọng trong các thiết kế mạch số vì khả năng kết hợp và điều khiển tín hiệu logic một cách hiệu quả Hiểu rõ đặc điểm của cổng NOR giúp tối ưu hóa quá trình thiết kế và vận hành các hệ thống điện tử số.

2.6 Cổng EX – OR(XOR) Đây là cổng logic thực hiện chức năng của mạch cộng modulo 2 (cộng không nhớ), là cổng có hai ngõ vào và một ngõ ra có ký hiệu và bảng trạng thái như hình vẽ

Phương trình logic mô tả hoạt động của cổng XOR :

Hình 1-15 Ký hiệu cổng XOR

Hình 1-16 Bảng chân lý của cổng XOR

Cổng XOR được dùng để so sánh hai tín hiệu vào:

- Nếu hai tín hiệu vào là bằng nhau thì tín hiệu ngõ ra bằng 0

- Nếu hai tín hiệu vào là khác nhau thì tín hiệu ngõ ra bằng 1

2.7 Cổng EX – NOR Đây là cổng logic thực hiện chức năng của mạch cộng đảo modulo 2 (cộng không nhớ), là cổng có hai ngõ vào và một ngõ ra có ký hiệu và bảng trạng thái như trên Hình 24-01-13

Phương trình logic mô tả hoạt động của cổng:

Hình 1-17 Ký hiệu cổng EX-NOR

Hình 1-18 Bảng chân lý của cổng XOR

Cổng không đảo, còn gọi là cổng đệm (BUFFER), là loại cổng có một ngõ vào và một ngõ ra, giúp điều phối dữ liệu hiệu quả trong hệ thống Cổng này được thiết kế với ký hiệu rõ ràng và bảng trạng thái hoạt động minh bạch, đảm bảo quá trình truyền dữ liệu diễn ra trơn tru Đây là thành phần quan trọng trong các hệ thống kỹ thuật số, giúp tăng tính ổn định và giảm thiểu lỗi chuyển đổi dữ liệu.

Hình 1-19 Ký hiệu cổng Buffer

Hình 1-20 Bảng chân lý của cổng Buffer Phương trình logic mô tả hoạt động của cổng: y = x

Biểu thức logic và mạch điện

3.1 Mạch điện biểu diễn biểu thức logic

Trong đại số logic, một hàm logic có thể được biểu diễn bằng bảng giá trị của nó, còn gọi là bảng chân lý hoặc bảng chức năng Bảng này gồm n + 1 cột, trong đó n cột đại diện cho các biến và 1 cột ghi giá trị của hàm Với 2^n hàng, mỗi hàng tương ứng với một tổ hợp giá trị khác nhau của các biến đầu vào và ghi nhận giá trị của hàm tương ứng.

Hình 1-21 Biểu diễn hàm 3 biến trên bảng chân lý

Dưới đây là ví dụ về hàm 3 biến có giá trị được trình bày trong Hình 1-21, trong đó X3 được quy ước là bit có trọng số nhỏ nhất Trị thập phân của tổ hợp biến được xác định bằng công thức chính xác, giúp dễ dàng chuyển đổi từ biểu diễn nhị phân sang thập phân Đây là kiến thức cơ bản trong thiết kế và phân tích các hàm logic, đặc biệt hữu ích trong lập trình và kỹ thuật số Hiểu rõ cách xác định trị thập phân của tổ hợp biến giúp các kỹ sư tối ưu hóa các mạch logic hiệu quả hơn.

3.2 Xây dựng biểu thức logic theo mạch điện cho trước Định lý: Một hàm logic n biến bất kỳ luôn luôn có thể biểu diễn dưới dạng chuẩn tắc tuyển (CTT) đầy đủ hoặc chuẩn tắc hội (CTH) đầy đủ

- Dạng CTT đầy đủ : Là tuyển của nhiều thành phần , mỗi thành phần là 1 hội (tích) gồm đầy đủ n biến

- Dạng CTH đầy đủ : Là hội của nhiều thành phần , mỗi thành phần là tuyển ( tổng) gồm đầy đủ n biến

Cách viết hàm số dưới dạng CTT đầy đủ :

- Chỉ quan tâm đến các tổ hợp biến mà hàm có giá trị bằng 1 Số lần hàm bằng một sẽ chính là số tích của biểu thức

Trong mỗi tích (hội), các biến có giá trị bằng 1 được giữ nguyên, còn các biến có giá trị bằng 0 được phủ định Điều này có nghĩa là nếu giá trị của \(X_i = 1\), thì trong tích sẽ được viết là \(X_i\), còn nếu \(X_i = 0\), thì sẽ trở thành phủ định của biến, tương ứng là \(\neg X_i\) Quy tắc này giúp xác định rõ các thành phần của tích logic dựa trên giá trị của từng biến.

X i còn nếu X 1 = 0 thì trong tích sẽ được viết là: X i phủ định ( X i )

- Hàm f bằng tổng các tích đó

Cách viết hàm số dưới dạng CTH đầy đủ:

- Chỉ quan tâm đến các tổ hợp biến mà hàm có giá trị bằng 0 Số lần hàm bằng 0 sẽ chính là số tổng của biểu thức

Trong mỗi tổng (tuyển), các biến có giá trị bằng 0 được giữ nguyên, còn các biến có giá trị bằng 1 được lấy phủ định Cụ thể, nếu giá trị của biến \(X_i\) là 0, thì trong tích sẽ được viết bằng \(X_i\); ngược lại, nếu \(X_i = 1\), trong tích sẽ là phủ định của \(X_i\).

- Hàm f bằng tích các tổng đó

Ví dụ: Ta lấy lại ví dụ trong mục 1.3.1 ở Hình 1-21

Dạng CTT: hàm f =1 tại các tổ hợp giá trị biến ứng với giá trị thập phân là 0, 5, 7 và được viết trong bảng ở Hình 1-22

Giá trị thập phân của tổ hợp biến x 3 x 2 x 1 f

Tổ hợp giá trị biến thập phân Tổ hợp giá trị biến Tích thành phần

Hình 1-22 Các tích đầy đủ của hàm tại các giá trị thập phân

Dạng CTH: hàm số f = 0 tại các tổ hợp biến ứng với giá trị thập phân là: 1 và 4 và được biểu diễn cho hình 24-01-16:

Tổ hợp giá trị biến thập phân Tổ hợp giá trị biến Tổng thành phần

Hình 1-23 Các tổng đầy đủ ứng với giá trị thập phân

3.3 Biểu diễn hàm bằng bảng Karnaugh

Nguyên tắc xây dựng bằng:

- Để biểu diễn hàm logic n biến cần xây dựng bảng gồm có 2 n ô , mỗi ô tương ứng với một tổ hợp biến

- Các ô cạch nhau hoặc đối xứng nhau chỉ khác nhau 1 biến

Các ô trong bảng đều thuộc các tổ hợp giá trị biến khác nhau, và các cột hoặc hàng sát nhau, đối xứng nhau chỉ khác nhau duy nhất một biến Việc ghi chú các tổ hợp giá trị biến trong bảng giúp dễ dàng nhận biết sự khác biệt giữa các cột và hàng, giúp phân tích dữ liệu chính xác hơn Điều này đặc biệt hữu ích trong việc tổ chức dữ liệu theo kiểu đối xứng hoặc gần nhau để nâng cao hiệu quả xử lý và so sánh thông tin.

Trong bảng giá trị hàm số, các ô thể hiện giá trị của hàm ứng với tổ hợp biến tại ô đó Đối với dạng CTT, các ô tương ứng với giá trị f = 0 thường xuyên được để trống, trong khi đối với dạng CTH, các ô tương ứng với f = 1 cũng thường để trống Những ô mà hàm số không xác định sẽ được đánh dấu bằng ký hiệu X, giúp dễ dàng nhận biết các trạng thái không xác định của hàm trong bảng.

Bảng Karnaugh cho trường hợp hàm hai biến được biểu diễn trong Hình 1-24 a) Biểu diễn hàm f(x2, x1, x0) = ∑(0,2,3,5,6)

Hình 1-24 Bảng Karnaugh của hàm 3 biến

Bảng Karnaugh của hàm 3 biến được trình bày rõ ràng trong hình 24-01-17, giúp tối ưu hóa biểu diễn logic Các số ghi ở góc trái trên từng ô thể hiện giá trị thập phân của tổ hợp biến tương ứng, giúp dễ dàng xác định và phân tích hàm Việc sử dụng bảng Karnaugh giúp đơn giản hóa hàm boolean, tối ưu hóa mạch số và nâng cao hiệu quả thiết kế Đây là công cụ quan trọng trong thiết kế mạch logic kỹ thuật số, hỗ trợ tiết kiệm thời gian và giảm thiểu lỗi trong quá trình phân tích hàm số.

Ví dụ: Biểu diễn bảng Karnaugh với hàm 4 biến theo dạng chuẩn tắc hội (CTH) f(x3,x2,x1,x0) = ∏(1,7,13) với N = 2, 3, 11, 15

Hình 1-25 Bảng Karnaugh của hàm 4 biến

4 Đại số Booel và định lý Demorgan

- Xét một tập hợp B chỉ gồm 2 phần tử 0 và 1; B = 0,1 Xiđượcgọi là biến logic, nếu như XiB, tức là Xi chỉ có thể lấy 2 giá trị là 1 hoặc 0 x1x0 x2

Biến logic thể hiện hai tính chất hoặc hai trạng thái đối lập như đúng và sai, sống và chết Trong công nghệ, biến logic được mã hóa qua điện thế, giúp định nghĩa các trạng thái trên mạch điện Việc sử dụng biến logic là nền tảng của các hệ thống số, cho phép xử lý và truyền tải thông tin chính xác Nhờ đó, các thiết bị điện tử có thể hoạt động hiệu quả hơn, đảm bảo tính ổn định và tin cậy trong các ứng dụng công nghiệp và dân dụng.

Hàm f được gọi là hàm logic nếu như f là hàm của một tập biến logic và bản thân f cũng chỉ lấy 2 giá trị 0 hoặc 1 haynois cách khác f B

Các tính chất của hàm Boole

Trong quá trình phân tích, nếu thay phép cộng bằng phép nhân và đổi giá trị 0 thành 1, đồng thời ngược lại, thì các phương trình sẽ được chuyển đổi từ phía trái sang phía phải và ngược lại Điều này cho thấy mối liên hệ chặt chẽ giữa hai phép toán trong việc giải các phương trình Việc hiểu rõ cách thay thế này giúp nâng cao khả năng giải toán một cách chính xác và linh hoạt hơn.

Các tính chất 9 và 10 được gọi là tính chất giao hoán

Tính chất 11 và 12 được gọi là phép nuốt Tính chất 13 và 14 được gọi là phép dán

Tính chất 15 và 16 được gọi là tính kết hợp

Tính chất 17 và 18 là định lý Demoorgan

4.3 Định lý Demorgan Định lý De Moorgan được phát biểu bởi hai biểu thức:

24 Định lý De Morgan cho phép biến đổi qua lại giữa hai phép cộng và nhân nhờ vào phép đảo

5 Đơn giản biểu thức logic Để thực hiện một hàm logic bằng mạch điện tử, người ta luôn luôn nghĩ đến việc sử dụng lượng linh kiện ít nhất Muốn vậy, hàm logic phải ở dạng tối giản, nên vấn đề rút gọn hàm logic là bước đầu tiên phải thực hiện trong quá trình thiết kế Có 2 phương pháp rút gọn hàm logic:

- Phương pháp dùng bảng Karnaugh

5.1 Đơn giản biểu thức logic bằng phương pháp đại số

Hàm được biểu diễn dưới dạng biểu thức và biến đổi trực tiếp theo xu hướng giảm dần giá trị của hàm Quá trình rút gọn dựa trên các định lý toán học chính xác, giúp tối ưu hóa biểu thức và nâng cao hiệu quả tính toán Việc này đảm bảo tính ổn định và chính xác trong các phép biến đổi, phù hợp với các nguyên tắc của lý thuyết hàm số Các định lý được áp dụng góp phần làm giảm độ phức tạp của hàm, từ đó giúp dễ dàng phân tích và áp dụng trong các bài toán thực tiễn.

Ví dụ: Cho một hàm số: f = A X + AX + A X Áp dụng các tính chất trên ta có: f = (AX +AX)+(AX +AX)

Vậy hàm số sau khi được đơn giản chỉ còn 2 giá trị

5.2 Rút gọn biểu thức logic bằng biểu đồ Karnaugh

Dùng bảng Karnaugh cho phép rút gọn dễ dàng các hàm logic chứa từ 3 tới 6 biến

Xét hai tổ hợp biến AB và AB, hai tổ hợp này chỉ khác nhau một bit, ta gọi chúng là hai tổ hợp kề nhau

Ta có: AB + AB = A , biến B đã được đơn giản

Phương pháp của bảng Karnaugh giúp tối ưu hóa biểu thức logic bằng cách nhóm các tổ hợp kề nhau trên bảng Việc này cho phép đơn giản hóa các biến có giá trị khác nhau trong các tổ hợp này, giảm thiểu số lượng phần tử trong biểu thức Công cụ này là phương pháp hiệu quả để thiết kế mạch logic một cách tối ưu, tiết kiệm thời gian và công sức trong quá trình tối giản biểu thức.

Công việc rút gọn hàm được thực hiện theo bốn bước:

- Vẽ bảng Karnaugh theo số biến của hàm

- Chuyển hàm cần đơn giản vào bảng Karnaugh

- Gom các ô chứa các tổ hợp kề nhau lại thành các nhóm sao cho có thể rút gọn hàm tới mức tối giản

- Viết kết quả hàm rút gọn từ các nhóm đã gom được

Bảng Karnaugh là dạng mở rộng của bảng sự thật, trong đó mỗi ô tương ứng với một hàng trong bảng sự thật Để vẽ bảng Karnaugh cho n biến, ta chia số biến thành hai phần: một nửa dùng để tạo các cột, phần còn lại để tạo hàng, giúp dễ dàng phân chia và tổ chức dữ liệu Với hàm có n biến, bảng Karnaugh gồm 2^n ô, mỗi ô thể hiện một tổ hợp biến duy nhất Các ô trong bảng được sắp xếp sao cho hai ô kề nhau chỉ khác nhau một bit, điều này làm cho việc nhóm các ô kề nhau trở nên thuận tiện hơn nhờ sử dụng mã Gray Chính sự sắp xếp này giúp đơn giản hóa quá trình tối ưu hóa hàm logic bằng cách nhóm các ô kề nhau một cách dễ dàng.

Với 2 biến AB, sự sắp đặt sẽ theo thứ tự: AB = 00, 01, 11, 10 (đây là thứ tự mã Gray, nhưng để cho dễ ta dùng số nhị phân tương ứng để đọc thứ tự này: 0, 1, 3, 2)

Thí dụ : Bảng Karnaugh cho hàm 3 biến (A = MSB, và C = LSB)

Hình 1-26 Bảng Karnaugh cho hàm 3 biến

Với 3 biến ABC, ta được: ABC = 000, 001, 011, 010, 110, 111, 101, 100 (số nhị phân tương ứng: 0, 1, 3, 2, 6, 7, 5, 4)

Lưu ý là ta có thể thiết lập bảng Karnaugh theo chiều nằm ngang hay theo chiều đứng

Đơn giản biểu thức logic

Trong thiết kế mạch điện tử, việc tối giản hàm logic là bước quan trọng để giảm thiểu số lượng linh kiện cần thiết, giúp tiết kiệm chi phí và nâng cao hiệu quả hoạt động Để đạt được điều này, hàm logic phải được đưa về dạng tối giản nhất có thể, đảm bảo quá trình thiết kế trở nên tối ưu và chính xác hơn Có hai phương pháp chính để rút gọn hàm logic, giúp đơn giản hóa biểu diễn và giảm thiểu số phép toán trong mạch.

- Phương pháp dùng bảng Karnaugh

5.1 Đơn giản biểu thức logic bằng phương pháp đại số

Hàm được biểu diễn dưới dạng biểu thức và biến đổi theo hướng giảm dần giá trị của hàm, giúp tối ưu hoá quá trình phân tích Quá trình rút gọn này dựa trên các định lý toán học, đảm bảo tính chính xác và hiệu quả trong việc đưa ra các phép biến đổi hợp lí Việc biểu diễn hàm theo dạng này giúp dễ dàng nhận diện và kiểm soát các yếu tố ảnh hưởng, từ đó nâng cao khả năng tối ưu hoá trong các ứng dụng thực tế.

Ví dụ: Cho một hàm số: f = A X + AX + A X Áp dụng các tính chất trên ta có: f = (AX +AX)+(AX +AX)

Vậy hàm số sau khi được đơn giản chỉ còn 2 giá trị

5.2 Rút gọn biểu thức logic bằng biểu đồ Karnaugh

Dùng bảng Karnaugh cho phép rút gọn dễ dàng các hàm logic chứa từ 3 tới 6 biến

Xét hai tổ hợp biến AB và AB, hai tổ hợp này chỉ khác nhau một bit, ta gọi chúng là hai tổ hợp kề nhau

Ta có: AB + AB = A , biến B đã được đơn giản

Phương pháp của bảng Karnaugh giúp tối giản các biểu thức logic bằng cách nhóm các tổ hợp kề nhau trên bảng Qua việc này, nó xác định các nhóm gồm các biến khác nhau nhằm giảm thiểu số lượng các phép toán cần thiết Phương pháp này là công cụ hiệu quả để tối ưu hóa các mệnh đề logic trong thiết kế mạch số Nhờ vào cách nhóm các tổ hợp liền kề, bảng Karnaugh giúp dễ dàng nhận diện các biến có thể kết hợp để tạo ra biểu thức tối giản nhất.

Công việc rút gọn hàm được thực hiện theo bốn bước:

- Vẽ bảng Karnaugh theo số biến của hàm

- Chuyển hàm cần đơn giản vào bảng Karnaugh

- Gom các ô chứa các tổ hợp kề nhau lại thành các nhóm sao cho có thể rút gọn hàm tới mức tối giản

- Viết kết quả hàm rút gọn từ các nhóm đã gom được

Bảng Karnaugh là một dạng của bảng sự thật, trong đó mỗi ô tương ứng với một hàng của bảng sự thật Để vẽ bảng Karnaugh cho n biến, người ta chia số biến thành hai phần: một phần tạo ra các cột và phần còn lại tạo ra các hàng, giúp dễ dàng sắp xếp các ô Bảng Karnaugh gồm 2ⁿ ô, mỗi ô đại diện cho một tổ hợp biến, được sắp xếp sao cho hai ô kề nhau chỉ khác nhau một bit nhị phân, nhờ đó sử dụng mã Gray để nhóm các ô kề nhau một cách dễ dàng và thuận tiện trong quá trình đơn giản hóa hàm boolean.

Với 2 biến AB, sự sắp đặt sẽ theo thứ tự: AB = 00, 01, 11, 10 (đây là thứ tự mã Gray, nhưng để cho dễ ta dùng số nhị phân tương ứng để đọc thứ tự này: 0, 1, 3, 2)

Thí dụ : Bảng Karnaugh cho hàm 3 biến (A = MSB, và C = LSB)

Hình 1-26 Bảng Karnaugh cho hàm 3 biến

Với 3 biến ABC, ta được: ABC = 000, 001, 011, 010, 110, 111, 101, 100 (số nhị phân tương ứng: 0, 1, 3, 2, 6, 7, 5, 4)

Lưu ý là ta có thể thiết lập bảng Karnaugh theo chiều nằm ngang hay theo chiều đứng

Bảng Karnaugh 4 biến có dạng hình trụ thẳng đứng và các tổ hợp ở các bìa trái và phải kề nhau, giúp đơn giản hóa các hàm logic Các tổ hợp ở bìa trên và dưới cũng đứng kề nhau, tạo thành dạng hình trụ trục nằm ngang Ngoài ra, 4 tổ hợp biến ở 4 góc của bảng cũng là các tổ hợp kề nhau, giúp tối ưu hóa quá trình thiết kế mạch số.

Hình 1-27 Bảng Karnaugh cho hàm 4 biến 5.2.3 Chuyển hàm logic vào bảng Karnaugh

Trong bảng, mỗi ô chứa giá trị của hàm tương ứng với tổ hợp biến, giúp biểu diễn dễ dàng hơn Để đơn giản hóa, chúng ta thường chỉ ghi lại các trị 1 của hàm, bỏ qua các trị 0 Điều này giúp tối ưu hóa quá trình phân tích và trình bày dữ liệu Các trường hợp phổ biến bao gồm việc chỉ tập trung vào các điều kiện xảy ra (trị 1) để giảm thiểu thông tin không cần thiết Nhờ đó, quá trình xử lý và diễn giải dữ liệu trở nên nhanh chóng và hiệu quả hơn trong các bài toán logic và mạch số.

♦ Từ hàm viết dưới dạng tổng chuẩn:

Khi hàm không ở dạng chuẩn, cần phải chuyển đổi về dạng chuẩn bằng cách thêm các số hạng phù hợp Quá trình này giúp hàm vẫn giữ nguyên giá trị ban đầu nhưng đảm bảo các số hạng chứa đầy đủ các biến cần thiết Việc chuẩn hóa hàm là bước quan trọng để tối ưu hóa quá trình phân tích và tính toán, đặc biệt trong các bài toán về xử lý đạo hàm hay tối ưu hoá.

Hàm này gồm 4 biến, nên để đưa về dạng tổng chuẩn ta làm như sau:

V à Hàm Y được đưa vào bảng Karnaugh như sau

♦Từ dạng số thứ nhất, với các trọng lượng tương ứng A=4, B=2, C=1

Thí dụ 3 : f(A,B,C) = Σ(1,3,7) Hàm số sẽ lấy giá trị 1 trong các ô 1,3 và 7

Để chuyển từ dạng tích chuẩn, ta lấy hàm đảo để tạo dạng tổng chuẩn và ghi giá trị 0 vào các ô tương ứng với tổ hợp biến trong tổng chuẩn Các ô còn lại trong bảng sẽ chứa số 1, giúp đơn giản hóa quá trình phân tích và tối ưu hóa biểu thức logic Phương pháp này là bước quan trọng trong xây dựng biểu thức logic tối ưu, đáp ứng các yêu cầu của thiết kế mạch kỹ thuật số.

Và bảng Karnaugh tương ứng

♦Từ dạng số thứ hai:

Hàm sẽ lấy các trị 0 ở các ô 0, 2, 4, 5, 6 Dĩ nhiên là ta phải ghi các giá trị 1 trong các ô còn lại

Thí dụ 6 : Hàm f(A,B,C) cho bởi bảng sự thật

Ta ghi 1 vào các ô tương ứng với các tổ hợp biến ở hàng 1, 3 và 7, kết quả giống như ở thí dụ 1

Trong trường hợp có một số tổ hợp dẫn đến giá trị hàm không xác định, tức là hàm có thể lấy giá trị là 1 hoặc 0 đối với các tổ hợp này, ta ghi dấu X vào các ô tương ứng Khi tiến hành nhóm, ta có thể xem các ô chứa dấu X như là giá trị 1 hoặc 0 tùy ý để tối ưu hoá kết quả rút gọn của hàm Việc sử dụng dấu X linh hoạt giúp đơn giản hoá quá trình phân tích và giảm thiểu số nhóm trong biểu thức Boolean.

Thí dụ 7: f(A,B,C,D) = Σ(3,4,5,6,7) với các tổ hợp từ 10 dến 15 cho hàm có trị bất kỳ (không xác định)

Các tổ hợp biến trong hàm logic xuất hiện dưới dạng các số 1 trong bảng Karnaugh Việc nhóm các ô chứa giá trị 1 liên tiếp nhau nhằm đơn giản hóa hàm logic được thực hiện theo quy tắc rõ ràng, giúp tối ưu hoá biểu diễn và thiết kế mạch Quá trình này giúp xác định các nhóm kề nhau, từ đó rút ngắn biểu thức logic một cách hiệu quả.

Trong quá trình gom các số 1 kề nhau thành các nhóm, mục tiêu chính là giảm số nhóm càng nhiều càng tốt Điều này đồng nghĩa với việc số phần tử trong kết quả cuối cùng sẽ giảm đi rõ rệt, giúp tối ưu hóa thao tác xử lý và nâng cao hiệu quả của thuật toán Việc hợp nhất các số 1 liên tiếp không chỉ đơn giản mà còn mang lại lợi ích lớn trong việc giảm độ phức tạp của quy trình xử lý dữ liệu, từ đó đạt được kết quả tối ưu hơn.

- Tất cả các số 1 phải được gom thành nhóm và một số 1 có thể ở nhiều nhóm

Trong mỗi nhóm, số lượng số 1 càng nhiều càng tốt, miễn là số đó là bội của 2^k, nghĩa là mỗi nhóm có thể chứa 1, 2, 4, 8, số 1 Khi mỗi nhóm chứa 2^k số 1, thì số hạng tổ hợp biến tương ứng giảm đi k Điều này đảm bảo sự tối ưu về mặt cấu trúc tổ hợp và giúp giảm số lượng biến liên quan trong các tổ hợp, phù hợp với các nguyên tắc tối ưu hoá trong tổ hợp và lý thuyết tổ hợp.

- Kiểm tra để bảo đảm số nhóm gom được không thừa

- Kết quả cuối cùng được lấy như sau:

Hàm rút gọn là tổng của các tích, mỗi số hạng của tổng tương ứng với một nhóm các số 1 trong bảng và là tích của các biến Biến A (hoặc A ) là thừa số của tích khi tất cả các số 1 của nhóm chỉ nằm trong phân nửa bảng mà biến A có giá trị 1 (hoặc 0) Nói cách khác, các số 1 của nhóm đồng thời nằm trong các ô của biến A và A, phản ánh mối liên hệ chặt chẽ trong biểu thức logic.

A sẽ được đơn giản Hình dưới đây minh họa việc lấy các thừa số trong tích

Thí dụ đối với bảng (ví dụ 7) ta có kết quả như sau:

Nhóm 1 chứa hai số 1 (k=1), dẫn đến còn lại 3 biến theo hàng Hai số 1 này nằm ở các ô tương ứng với tổ hợp A B và A B; biến A sẽ được đơn giản hóa dựa trên quy tắc trong bảng Theo cột, hai ô này đại diện cho các tổ hợp biến, giúp tối ưu hóa biểu thức luận lý hiệu quả.

Kết quả ứng với nhóm 1 là: B C D

Thiết kế mạch logic

Yêu cầu về chức năng, dạng tín hiệu đầu ra và tính năng kỹ thuật là những yếu tố quan trọng khi xây dựng sơ đồ mạch Để đáp ứng các yêu cầu này, cần thiết kế sơ đồ mạch sử dụng các phần tử điện tử phù hợp, đảm bảo hoạt động chính xác theo chức năng mong muốn Việc xác định rõ các yếu tố này giúp tối ưu hóa hiệu suất và tính ổn định của hệ thống mạch điện.

6.2 Các bước thực hiện Đối với trường hợp thiết kế dùng các phần tử rời rác và các vi mạch cỡ nhỏ thực hiện tuần tự như sau: Bài toán → Viết hàm→ Đơn giản hàm → Viết hàm phù hợp với các linh kiện yêu cầu →Vẽ mạch

6.3 Thiết kế mạch hai tầng

Việc thiết kế mạch dựa theo bảng sau:

Tầng 1 AND OR NAND NOR

Hình 1-28 Các thiết kế mạch hai tầng với các phần tử đã cho trước

D : Quy tắc Demogan; TP : lấy đảo từng thành phần 2 lần; F : Đảo hai lần cả hàm số; CTT: chuẩn tắc tuyển; CTH: Chuẩn tắc hội

Ví dụ: Cho hàm logic 4 biến f(x3,x2,x1,x0), tối giản hàm số và từ đó thiết kế mạch 2 tầng

Hình 1-29 Biểu diễn hàm f trên bảng Karnangh

Sau khi đơn giản hàm F trên bảng Karnangh ta có:

Với yêu cầu xây dựng sơ đồ mạch với tầng với tầng 1 và tầng 2 cho trước như sau:

 Tầng 1 dùng AND tầng 2 dùng NOR

Từ thuật toán đã nêu ở bảng hình 3.4 ta có:

Viết phương trình hàm F dưới dạng CTH

 Tầng 1 dùng NAND, tầng 2 dùng AND

- Viết hàm dưới dạng CTH

Phủ định 2 lần từng thành phần rồi áp dụng Demorgan

* Tầng 1 dùng NOR, tầng 2 dùng OR

* Tầng 1 dùng hàm NAND, tầng 2 dùng hàm NAND

- Viết hàm dưới dạng CTT

Phủ 2 lần hàm số rồi áp dụng Demorgan

*Tầng 1 dùng NOR tầng 2 dùng OR

7.1 IC cổng AND 2 ngõ vào 74LS08

Hình 1-30 Cấu trúc và bảng trạng thái IC 7408

7.3 IC cổng NAND hai ngõ vào74LS00

7.4 IC cổng OR hai ngõ vào74LS32

7.5 IC cổng NOR hai ngõ vào74LS02

7.6 IC cổng EX-OR hai ngõ vào74LS86

Hình 1-35 Cấu trúc và bảng trạng thái IC

7.7 IC cổng EX- NOR hai ngõ vào74HC7266

* Bài tập mở rộng và nâng cao

1 Tiến hành vẽ sơ đồ mạch theo yêu cầu

2 Tính chọn linh kiện phù hợp

3 Lắp mạch theo yêu cầu

4 Sinh viên thực hiện thảo luận nhóm, kết hợp kỹ năng tìm kiếm tài liệu

34 tham khảo từ giáo trình và internet để viết báo cáo, thuyết trình mở rộng nội dung đã học theo hướng dẫn của giáo viên

* Những nội dung cần chú ý trong bài:

- Nắm vững các kiến thức, các khái niệm liên quan đến linh kiện điện tử và kỹ thuật số

* Yêu cầu đánh giá kết quả học tập:

+ Về kiến thức: Trình bày đúng các khái niệm vfa nguyên lý hoạt động có liên quan + Về kỹ năng: Lựa chọn linh kiện phù hợp

+ Năng lực tự chủ và trách nhiệm: Tỉ mỉ, cẩn thận, chính xác

+ Về kiến thức: Được đánh giá bằng hình thức kiểm tra viết, trắc nghiệm, vấn đáp, báo cáo + Về kỹ năng: Đánh giá kỹ năng luyện tập

+ Năng lực tự chủ và trách nhiệm: Quan sát sinh viên trong quá trình học tập để đánh giá

FLIP-FLOP

Flip - Flop R-S

1.1 FF R-S sử dụng cổng NAND

Hình 2.1: Sơ đồ mạch và bảng trạng thái cổng NAND

- Dựa vào bảng trạng thái của cổng NAND, ta có:

+ S =0, R = 1  Q=1 Khi Q=1 hồi tiếp về cổng NAND 2 nên cổng NAND 2 có 2 ngõ vào bằng 1, vậy Q= 0

+ S =0, R = 1  Q=1 Khi Q=1 hồi tiếp về cổng NAND 1 nên cổng NAND 1 có 2 ngõ vào bằng 1, vậy Q= 0

+ S = R =0  Q = Q =1 đây là trạng thái cấm

Trong trạng thái ban đầu, giả sử Q = 1 và R = 0, tín hiệu hồi tiếp về cổng NAND 1 dẫn đến cổng NAND này có một ngõ vào bằng 0, giữ cho Q vẫn ở trạng thái cũ Do đó, bộ nhớ kiểu R-SFF này được xem là không đồng bộ vì chỉ cần một trong hai ngõ vào S hoặc R thay đổi là trạng thái của FF có thể bị ảnh hưởng.

R thay đổi thì ngõ ra cũng thay đổi theo Về mặt kí hiệu, các FF R-S không đồng bộ được kí hiệu như hình 2.2:

Hình 2.2 : a> R,S tác động mức 1 – b> R,S tác động mức 0

1.2 Mạch FF R-S sử dụng cổng NOR

Hình 2.3: FF R-S không đồng bộ sử dụng cổng NOR và bảng trạng thái

- Dựa vào bảng trạng thái của cổng NOR, ta có:

+ S=0, R= 1  Q = 0 Khi Q=0 hồi tiếp về cổng NOR 2 nên cổng NOR 2 có 2 ngõ vào bằng 0  Q= 1 Vậy Q= 0 và Q= 1

+ S=0, R= 1  Q= 0 Khi Q= 0 hồi tiếp về cổng NOR 1 nên cổng NOR 1 có 2 ngõ vào bằng 0  Q= 1 Vậy Q= 1và Q= 0

+ Giả sử trạng thái trước đó có S =0, R = 1  Q =0, Q = 1

Nếu tín hiệu ngõ vào thay đổi thành : S = 0, R = 0 ( R chuyển từ 1→ 0 ) ta có :

R = 0 và Q= 1 Q = 0  FF R-S giữ nguyên trạng thái trước đó

+ Giả sử trạng thái trước đó có S = 1, R = 0  Q = 1, Q = 0

Nếu tín hiệu ngõ vào thay đổi thành : R = 0, S = 0 ( S chuyển từ 1 → 0 ) ta có :

S= 0 và Q = 1 Q= 0  FF R-S giữ nguyên trạng thái trước đó

1.3 FF R-S tác động theo xung lệnh

Xét sơ đồ FF R-S đồng bộ với sơ đồ mạch, ký hiệu và bảng trạng thái hoạt động như hình 2.4a,b

Trong đó : Ck là tín hiệu điều khiển đồng bộ hay tín hiệu xung Clock ( tín hiệu xung đồng hồ)

Hình 2.4a: Sơ đồ logic của FF R-S tác động theo xung lệnh

Hình 2.4b : Ký hiệu và bảng trạng thái của FF R-S tác động theo xung lệnh

- CK = 0: cổng NAND 3 và 4 khóa không cho dữ liệu đưa vào, vì cổng NAND 3 và 4 đều có ít nhất một ngõ vào CK = 0  S = R =1  Q = Q: FF R-S giữ nguyên trạng thái cũ

- CK =1: cổng NAND 3 và 4 mở Ngõ ra Q sẽ thay đổi tùy thuộc vào trạng thái của S và R

Trong trường họp này tín hiệu đồng bộ Ck tác động mức 1, nếu tín hiệu Ck tác động mức 0 ta mắc thêm cổng đảo như hình 2.5

Hình 2.5: Sơ đồ logic và ký hiệu FF R-S của mức 0 Định nghĩa xung Clock và các tác động của xung Clock

Các ngõ ra của FF chỉ thay đổi khi C = 1, tuy nhiên sự thay đổi ở ngõ vào diễn ra liên tục khiến cho không thể xác định chính xác trạng thái ngõ ra tại mọi thời điểm Để khắc phục vấn đề này, lệnh C được thay thế bằng các xung điện tuần tự theo thời gian, đảm bảo mỗi khi xuất hiện một xung, các FF sẽ thay đổi trạng thái đúng một lần.

Xung nhịp hay xung đồng hồ (CK) là tín hiệu dạng chuỗi xung hình chữ nhật hoặc sóng hình vuông, đóng vai trò phân phối đến toàn bộ các bộ phận của hệ thống Xung Clock thường được sử dụng để điều khiển các quá trình chuyển đổi trạng thái trong hệ thống, vì hầu hết các ngõ ra chỉ thay đổi trạng thái khi nhận được một xung Clock thực hiện bước chuyển tiếp Tín hiệu này đóng vai trò quan trọng trong việc đồng bộ hóa hoạt động của các thành phần, giúp tăng tính chính xác và ổn định của hệ thống kỹ thuật số.

Tùy thuộc vào mức tích cực của tín hiệu đồng bộ Ck , chúng ta có các loại tín hiệu điều khiển như hình 5.6

+ Ck điều khiển theo mức 1

+ Ck điều khiển theo mức 0

+ Ck điều khiển theo sườn lên (sườn trước)

+ Ck điều khiển theo sườn xuống (sườn sau)

Hình 2.6: Các loại tín hiệu điều khiển của C k

Cấu trúc mạch logic như hình 2.7 a,b

Hình 2.7b: Cấu trúc mạch logic FF J –K

1 1 Q (thay đổi trạng thái theo mỗi xung nhịp)

- J, K là các ngõ vào dữ liệu

- Ck là tín hiệu xung đồng bộ

- Q K là trạng thái ngõ ra

Mạch FF – T được xây dựng từ FF – JK bằng cách nối chung J và K lại với nhau và bảng trạng thái như hình 2.8 :

Hình 2.8: Mạch FF –T và bảng trạng t hái

Dạng sóng của ngõ ra Q theo ngõ vào T khi có xung CK tác động

Hình 2.9 Dạng sóng của ngõ ra Q

Giải thích hoạt động của FF – T theo tác động của xung CK:

Giả sử trạng thái ban đầu T = 0, Q = 0

Tại cạnh lên của xung CK lần thứ nhất xuất hiện T = 0 vì thế Q = 0

Tại cạnh lên của xung CK lần thứ hai xuất hiện T = 1 vì thế ngõ ra Q của FF bị lật trạng thái trước đó tức là Q = 1

Trong cạnh lên của xung kích của lần thứ ba xuất hiện thời điểm T = 0, ngõ ra của Flip-Flop giữ nguyên trạng thái trước đó là Q = 1 Điều này cũng xảy ra tại các cạnh lên tiếp theo của xung kích, giúp duy trì trạng thái của ngõ ra ổn định trong quá trình hoạt động.

Q thay đổi theo ngõ vào T như bảng trạng thái trên

Flip – Flop D được xây dựng trên FF – RS hoặc FF – JK bằng cách thêm vào cổng đảo và được kết nối như hình 2.10 :

Hình 2.10 Ký hiệu Flip Flop D

Dạng sóng của ngõ ra Q theo ngõ vào D khi có xung CK tác động hình 2.11:

Hình 2.11 Hình dạng sóng của ngõ ra Q theo ngõ vào D

Giả sử trạng thái ban đầu D = 0, Q = 1

- Tại cạnh lên của xung CK lần thứ nhất xuất hiện D = 0 vì thế Q = 0

- Tại cạnh lên của xung CK lần thứ hai xuất hiện D = 1 vì thế Q = 1

- Tại cạnh lên của xung CK lần thứ ba xuất hiện D = 0 vì thế Q = 0

- Tương tự tại các cạnh lên kế tiếp của xung CK ngõ ra Q thay đổi theo ngõ vào D.

Flip - Flop với ngõ vào Preset và Clear

Lõi của FF có đặc điểm về trạng thái ngõ ra bất kỳ khi thiết bị được bật nguồn, đảm bảo tính linh hoạt trong quá trình hoạt động Trong nhiều tình huống, ta có thể thiết lập trước giá trị của ngõ ra Q=1 hoặc Q=0 để phù hợp với yêu cầu của hệ thống Do đó, việc xác định trạng thái ban đầu của các FF là rất quan trọng để đảm bảo hoạt động chính xác của mạch số, giúp hệ thống hoạt động ổn định và hiệu quả hơn.

Trong mạch logic, Flip-Flop (FF) được chỉnh sửa bằng cách thêm vào các ngõ vào Preset (đặt trước Q=1) và Clear (xóa Q=0), giúp kiểm soát trạng thái của FF một cách chính xác hơn Mạch có dạng như trình bày trong hình 2.12, và ký hiệu của FF RS sử dụng các biểu tượng đặc trưng cho các ngõ vào Preset và Clear, tác động ở mức cao và mức thấp như thể hiện trong hình 2.13a,b Việc thêm các ngõ vào này cho phép điều chỉnh trạng thái của bộ nhớ tạm thời một cách linh hoạt, phù hợp với nhiều ứng dụng trong thiết kế mạch số.

Ký hiệu của các FF với các ngõ vào Preset và Clear như hình 2.13 a b

Hình 2.13: a PRE và CLR tác động ở mức cao b CLR tác động ở mức thấp

0 0 Tác động theo ngõ vào Tác động theo ngõ ra

1 1 Trạng thái cấm Trạng thái cấm

Giải thích nguyên lý hoạt động:

Khi PRE = 0 và CLR = 0 thì PRE, CLR không tác dụng (mỗi cổng NAND có một ngõ vào là 1) tức là FF tác động theo ngõ vào

Khi PRE = 0 và CLR = 1 khi đó PRE không tác dụng, còn CLR tác dụng Q= 1 và Q

= 0 bất chấp điều kiện ngõ vào

Khi PRE = 1 và CLR = 0 khi đó PRE tác dụng, còn CLR không tác dụng Q= 1 và Q 0 bất chấp điều kiện ngõ vào

Khi PRE = 1 và CLR = 1 là trạng thái cấm vì không thể đặt trước và xóa đồng thời Tại một thời điểm không thể tác động cả PRE và CLR

4 Sinh viên thực hiện thảo luận nhóm, kết hợp kỹ năng tìm kiếm tài liệu tham khảo từ giáo trình và internet để viết báo cáo, thuyết trình mở rộng nội dung đã học theo hướng dẫn của giáo viên

MẠCH LOGIC MSI

Mạch mã hóa

1.1 Sơ đồ khối tổng quát

Mã hóa là quá trình sử dụng văn tự hoặc ký hiệu để biểu thị một đối tượng, trong đó mã nhị phân là một ví dụ điển hình, biểu thị đối tượng dưới dạng tín hiệu Một ký tự nhị phân gồm hai trạng thái 0 và 1, tương ứng với hai tín hiệu khác nhau; nếu sử dụng n ký tự nhị phân, ta có thể biểu diễn 2^n tín hiệu khác nhau Để mã hóa N tín hiệu, điều kiện cần thiết là số ký tự nhị phân n phải thỏa mãn n ≥ log₂N, đảm bảo mã hóa hiệu quả và chính xác các tín hiệu mong muốn.

- Sơ đồ khối tổng quát:

Hình 3-1: Sơ đồ khối tổng quát mạch mã hóa 1.2 Mạch mã hóa từ 4 sang 2

Phương trình tối giản :

Hình 3-5 Sơ đồ logic mạch mã hóa từ 4 sang 2

1.3 Mạch mã hóa từ 8 sang 3

Xét mạch mã hóa nhị phân từ 8 sang 3 (8 ngõ vào và 3 ngõ ra) Sơ đồ khối của mạch được cho trên Hình 3-6

Hình 3-6 Sơ đồ khối mạch mã hóa 8 sang 3

7 là các ngõ vào tín hiệu

Mạch mã hóa nhị phân thực hiện biến đổi tín hiệu ngõ vào thành một từ mã nhị phân tương ứng ở ngõ ra, cụ thể như sau:

Chọn mức tác động (tích cực) ở ngõ vào là mức logic 1, ta có bảng trạng thái mô tả hoạt động của mạch :

Bảng trạng thái mô tả cách hoạt động của mạch logic: khi một ngõ vào ở trạng thái tích cực (mức logic 1) và các ngõ vào còn lại ở trạng thái không tích cực (mức logic 0), thì ngõ ra sẽ phản hồi theo mã tương ứng Cụ thể, trạng thái của ngõ ra phụ thuộc vào trạng thái của ngõ vào, chẳng hạn như khi ngõ vào X ở mức 1, ngõ ra sẽ xuất hiện mã tương ứng với trạng thái đó, giúp xác định rõ hoạt động của mạch trong các điều kiện khác nhau.

0=1 và các ngõ vào còn lại bằng 0 thì từ mã ở ngõ ra là

1=1 và các ngõ vào còn lại bằng 0 thì từ mã nhị phân ở ngõ ra là

Phương trình logic tối giản:

Hình 3-7: Mạch mã hóa nhị phân từ 8 sang 3

Biểu diễn bằng cổng logic dùng Diode (Hình 3-8):

Hình 3-8: Mạch mã hóa nhị phân từ 8 sang 3 sử dụng diode

Nếu chúng ta chọn mức tác động tích cực ở ngõ vào là mức logic 0, bảng trạng thái mô tả hoạt động của mạch lúc này như sau:

Phương trình logic tối giản :

Sơ đồ mạch thực hiện cho trên Hình 3-9

Hình 3-9 Mạch mã hóa nhị phân từ 8 sang 3 ngõ vào tích cực mức 0

Mạch giải mã

Bộ giải mã nhiệm vụ tiếp nhận chuyển đổi một mã nhị phân đầu vào thành một tín hiệu logic duy nhất ở đầu ra, phản ánh mã nhị phân đã tác động Với N đầu vào, có thể nhận giá trị 0 hoặc 1, tạo thành 2^N tổ hợp mã đầu vào khác nhau Mỗi tổ hợp mã đầu vào tương ứng với một đầu ra duy nhất được kích hoạt mức tích cực, trong khi các đầu ra còn lại ở mức đối lập Khi không sử dụng hết các tổ hợp mã đầu vào, bộ giải mã được thiết kế để loại bỏ những tổ hợp này, đảm bảo chúng không ảnh hưởng đến bất kỳ đầu ra nào.

Xét mạch giải mã nhị phân 2→4 (2 ngõ vào, 4 ngõ ra) như trên hình Hình 3-10 Chọn mức tích cực ở ngõ ra là mức logic 1

Phương trình logic tối giản :

Biểu diễn bằng cổng logic dùng Diode

Hình 3-13: Sơ đồ cổng logic dùng diode

Trường hợp chọn mức tích cực ở ngõ ra là mức logic 0 (mức logic thấp L):

Hình 3-16: Mạch giải mã từ 2→4 với ngõ ra mức tích cực thấp 3.2.3 Mạch giải mã 3 sang 8

Các chân A,B,C là các ngõ vào số nhị phân

Các chân Y0 → Y7 là các ngõ ra

Bảng 2.5 Bảng trạng thái mạch giải mã 3 sang 8

Từ bảng trạng thái và theo chuẩn Minterm(chuẩn tắc tuyển) ta xây dựng được hàm ngõ ra như sau : (xét ngõ ra không đảo)

Từ biểu thức hàm logic ta vẽ được mạch điện như hình dưới

Hình 3-18 Sơ đồ mạch giải mã 3 sang 8 2.4 Mạch giải mã BCD sang thập phân

Đèn NIXIE là loại đèn điện tử katod lạnh, không sử dụng nhiệt để nung nóng katod, giúp tiết kiệm năng lượng và tăng tuổi thọ thiết bị Cấu tạo của đèn gồm một anode và 10 katod mang hình dạng các số từ 0 đến 9, cho phép hiển thị chính xác các số trong các dự án đồng hồ hoặc thiết bị hiển thị số Hiểu rõ về cấu tạo và nguyên lý hoạt động của đèn NIXIE giúp người dùng khai thác tối đa hiệu quả của thiết bị này trong các ứng dụng điện tử cao cấp.

Sơ đồ khai triển của đèn được cho trên hình 24-03-15:

Hình 3-19: Sơ đồ khai triển của đèn NIXIE

Sơ đồ khối của mạch giải mã dèn NIXIE

Hình 3-20 Sơ đồ khối của mạch giải mã đèn NIXIE

Chọn mức tích cực ở ngõ ra là mức logic 1, lúc đó bảng trạng thái hoạt động của mạch như sau:

Sơ đồ thực hiện mạch giải mã đèn NIXIE được cho trên Hình 3-21

Hình 3-21: Sơ đồ thực hiện bằng cổng logic

2.5 Mạch giải mã BDC sang Led 7 đoạn

Hình 3-22 Led 7 đoạn anot chung

Hình 3-23 Led 7 đoạn katot chung Để led làm việc ta cần có điện trở hạn dòng

Hình 3-24 Các hình dáng của IC 7447

Nhiệm vụ từng chân linh kiện :

Các ngõ A,B,C,D,E,F,G các ngõ ra nối nới Led đoạn

RBI : xoá số không vô nghĩa ở ngõ vào

RBO : xoá số không vô nghĩa ở ngõ ra

Mạch ghép kênh

- Định nghĩa: Bộ dồn kênh (MUX) là mạch có 2 n đầu,n đầu vào điều khiển, 1 đầu vào chọn mạch và một đầu ra

- Sơ đồ khối của DEMUX

A0 A1 An-1 (n đầu vào điều khiển)

Hình 3-25 Sơ đồ khối của bộ dồn kênh

- Phương trình tín hiệu ra của MUX 2 n →1 như sau:

Hình 3-26 Bảng trạng thái của mạch ghép kênh

Hình 3-27: Bộ dồn kênh 2 đầu vào dữ liệu

Bộ ghép kênh 2 đầu vào (N=2) cho trên hình vẽ hoạt động theo mức logic của S: khi S=0 thì G0 mở và Z= D0 , còn khi S=1 cổng G1 sẽ mở cho phép D1 qua và Z=D1

Xét mạch chọn kênh đơn giản có 4 ngõ vào và 1 ngõ ra như hình 3-27a

4 : Các kênh dữ liệu vào

+ Ngõ ra y : Đường truyền chung

2 : Các ngõ vào điều khiển

Vậy mạch này giống như 1 chuyển mạch: Đầu vào chọn lựa địa chỉ 1 trong N Đầu ra dữ liệu

Hình 3-28 Bộ dồn kênh dạng chuyển mạch Để thay đổi lần lượt từ x

4 phải có điều khiển do đó đối với mạch chọn kênh để chọn lần lượt từ 1 trong 4 kênh vào cần có các ngõ vào điều khiển c

2 Nếu có N kênh vào thì cần có n ngõ vào điều khiển thỏa mãn quan hệ: N=2 n Nói cách khác: Số tổ hợp ngõ vào điều khiển bằng số lượng các kênh vào

Việc chọn dữ liệu từ một trong bốn ngõ vào để truyền đến đường truyền chung phụ thuộc vào tổ hợp tín hiệu điều khiển ảnh hưởng đến hai ngõ vào điều khiển c Quy trình này đảm bảo sự linh hoạt trong điều khiển hệ thống, tối ưu hóa khả năng truyền tải dữ liệu hiệu quả Chọn đúng ngõ vào dựa trên tín hiệu điều khiển giúp cải thiện hiệu suất hoạt động và giảm thiểu lỗi trong hệ thống điều khiển tự động.

1 được nối tới ngõ ra y)

Tín hiệu điều khiển cần được duy trì liên tục để dữ liệu từ các kênh truyền về đúng ngõ ra một cách liên tục Điều này đảm bảo hoạt động chính xác của mạch chọn kênh và duy trì tính ổn định của hệ thống Bảng trạng thái (Bảng 2.10) được lập ra để mô tả rõ ràng quá trình hoạt động của mạch chọn kênh, giúp dễ dàng theo dõi và kiểm soát quá trình chuyển đổi giữa các kênh.

Phương trình logic mô tả hoạt động của mạch :

Sơ đồ logic của mạch:

Hình 3-29 Sơ đồ logic mạch chon kênh từ 4 → 1

Giải thích hoạt động của mạch:

 Cổng AND 1 có hai ngõ vào điều khiển ở mức logic 1, cũng tương ứng với 1 ngõ vào điều khiển ở mức logic 1 nên cổng AND 1 mở cho dữ liệu x

Cổng AND 2 có hai ngõ vào điều khiển ở mức logic 1, cũng tương ứng với 1 ngõ vào điều khiển ở mức logic 1 nên cổng AND 2 mở cho dữ liệu x

Bộ chuyển mạch phân kênh (tách kênh hay giải đa hợp - Demultiplexer) có chức năng ngược lại với mạch nối kênh, đó là tách dữ liệu truyền đi thành một trong các kênh dữ liệu song song dựa vào mã chọn ngõ vào Mạch tách kênh có thể được ví như một công tắc cơ khí điều khiển chuyển mạch theo mã số, giúp đưa dữ liệu từ một đường truyền thành một trong các đường song song dựa trên mã số đã chọn.

Các mạch tách kênh phổ biến gồm có chia từ 1 sang 2, 1 sang 4, 1 sang 8 và các dạng khác, phản ánh khả năng phân chia tín hiệu từ một đường chính thành nhiều đường nhánh Thông thường, một đường truyền có thể được chia thành 2^n đường, và số lượng đường nhánh phụ thuộc vào giá trị của n, phù hợp với các yêu cầu phân chia tín hiệu trong hệ thống truyền dẫn Trong bài viết này, chúng ta sẽ đi sâu vào mạch tách kênh 1 sang 4, một trong những cấu hình tách kênh phổ biến giúp tối ưu hóa khả năng phân phối tín hiệu trong các hệ thống viễn thông và công nghệ cao.

Hình 3-30 Sơ đồ khối và bảng trạng thái

Hình 3-31 Sơ đồ mạch logic

Hình 3-32 Mạch tách kênh 1 sang 4

Mạch tách kênh từ 1 đường sang 4 đường nên số ngõ chọn phải là 2 Khi ngõ cho phép

G ở mức 1 thì nó cấm không cho phép dữ liệu vào được truyền ra ở bất kì ngõ nào nên tất cả các ngõ ra đều ở mức 0

Khi hệ số G bằng 0 và BA là 00, dữ liệu S được truyền đến ngõ Y0, trong đó nếu S bằng 0 thì Y0 cũng bằng 0, còn nếu S bằng 1 thì Y0 cũng bằng 1, tức là dữ liệu S được đưa tới Y0 và các ngõ khác không thay đổi Tương tự, với các tổ hợp BA khác, dữ liệu lần lượt xuất ra ở các ngõ là Y1, Y2, Y3, giúp phản hồi chính xác theo quy luật của mạch logic.

Biểu thức logic của các ngõ ra sẽ là :

Từ đây có thể dùng cổng logic để thiết kế mạch tách kênh như hình 4.48

Hình 3-33 Cấu trúc của mạch tách kênh 1 sang 4

+ Năng lực tự chủ và trách nhiệm: Quan sát sinh viên trong quá trình học tập để đánh giá.

MẠCH ĐẾM VÀ THANH GHI

Mạch đếm thời gian

1.1 Mạch đếm lên không đồng bộ Đây là bộ đếm có nội dung đếm tăng dần Nguyên tắc ghép nối các TFF (hoặc JKFF thực hiện chức năng TFF) để tạo thành bộ đếm nối tiếp còn phụ thuộc vào tín hiệu điều khiển Ck Có 2 trường hợp khác nhau:

- Tín hiệu Ck tác động sườn lên: TFF hoặc JKFF được nghép nối với nhau theo qui luật sau:

- Tín hiệu Ck tác động sườn xuống: TFF hoặc JKFF được nghép nối với nhau theo qui luật sau:

Trong hệ thống số học kỹ thuật, T luôn duy trì ở mức logic 1 (T = 1), giúp kiểm soát hoạt động của bộ đếm Ngõ ra của TFF (bộ đếm kiểu T flip-flop) được nối trước với ngõ vào Ck của TFF tiếp theo, tạo thành chuỗi đếm liên tục Ví dụ minh họa là mạch đếm nối tiếp sử dụng TFF để đếm số 4 theo chiều tăng, phù hợp cho các ứng dụng đếm trong các hệ thống số học kỹ thuật.

Số lượng TFF cần dùng: 4 = 2 2  dùng 2 TFF

Trường hợp Ck tác động theo sườn xuống (Hình 24-04-1a):

Hình 4-1 Ck tác động theo sườn xuống

Trường hợp Ck tác động theo sườn lên :

Hình 4-2 Ck tác động theo sườn lên

Trong các sơ đồ mạch này, ngõ vào Clr (Clear) đóng vai trò xóa của bộ đếm TFF Khi ngõ vào Clr ở mức thấp (Clr = 0), ngõ ra Q của flip-flop sẽ về trạng thái 0, đảm bảo xóa dữ liệu hiệu quả Ngõ vào Clr có tác dụng xóa khi mức logic của nó là thấp, giúp dễ dàng điều khiển trạng thái của bộ đếm trong các thiết kế mạch số.

Giản đồ thời gian của mạch ở Hình 4-1:

Hình 4-3 Giản đồ thời gian của hình 4-1 Bảng trạng thái hoạt động của mạch

Giản đồ thời gian mạch hình 4-2:

Hình 4-4 : Giản đồ thời gian của hình 4-2

Bảng trạng thái hoạt động của mạch hình 4-2:

1.2 Mạch đếm xuốngkhông đồng bộ Đây là bộ đếm có nội dung đếm giảm dần Nguyên tắc ghép các FF cũng phụ thuộc vào tín hiệu điều khiển Ck:

- Tín hiệu Ck tác động sườn xuống: TFF hoặc JKFF được nghép nối với nhau theo qui luật sau:

- Tín hiệu Ck tác động sườn xuống: TFF hoặc JKFF được nghép nối với nhau theo qui luật sau: Ck i+1 = Q i

Trong đó T luôn luôn giữ ở mức logic 1 (T = 1) và ngõ ra của TFF đứng trước nối với ngõ vào Ck của TFF đứng sau

Ví dụ: Xét một mạch đếm 4, đếm xuống, đếm nối tiếp dùng TFF

Số lượng TFF cần dùng: 4=2 2  dùng 2 TFF

Sơ đồ mạch thực hiện khi sử dụng Ck tác động sườn xuống và Ck tác động sườn lên lần lượt được cho trên hình 4-5 và hình 4-6:

Hình 4-5 Sơ đồ mạch thực hiện khi sử dụng Ck tác động sườn xuống

Hình 4-6 Sơ đồ mạch thực hiện khi sử dụng Ck tác động sườn lên

Giản đồ thời gian của mạch hình 4-5:

Hình 4-7: Giản đồ thời gian của mạch hình 4-5

Bảng trạng thái hoạt động của mạch hình 4-5:

Giản đồ thời gian của mạch hình 4-6:

Hình 4-8 Giản đồ thời gian của mạch hình 4-6 1.3 Mạch đếm lên, đếm xuống

Gọi X là tín hiệu điều khiển chiều đếm, ta quy ước:

+ Nếu X = 0 thì mạch đếm lên

Ta xét 2 trường hợp của tín hiệu Ck:

- Xét tín hiệu Ck tác động sườn xuống:

Lúc đó ta có phương trình logic:

- Xét tín hiệu Ck tác động sườn lên:

Lúc đó ta có phương trình logic:

1.4 Mạch đếm không đồng bộ chia n tần số Đây là bộ đếm nối tiếp, theo mã BCD 8421, có dung lượng đếm khác 2 n

Ví dụ: Xét mạch đếm 5, đếm lên, đếm nối tiếp

Số lượng TFF cần dùng: Vì 2 2 = 4 < 5 < 8 = 2

Vậy bộ đếm này sẽ có 3 đầu ra (chú ý: Số lượng FF tương ứng với số đầu ra)

Bảng trạng thái hoạt động của mạch:

Khi sử dụng 3 flip-flip (FF), mạch có khả năng đếm được 8 trạng thái phân biệt từ 000 đến 111, tương ứng với các số từ 0 đến 7 Điều này cho phép mạch thực hiện đếm lên, đếm xuống hoặc các chức năng đếm phức tạp khác trong phạm vi 8 trạng thái Để sử dụng mạch này đếm đến số 5, sau khi phát xung đồng hồ (clock pulse), mạch sẽ chuyển sang trạng thái tương ứng với số đếm mong muốn, giúp kiểm soát quá trình đếm chính xác và hiệu quả.

Thứ 5 chúng ta tìm cách đưa tổ hợp 101 về 000, nghĩa là mạch thực hiện việc đếm lại từ tổ hợp ban đầu, giúp bộ đếm đếm từ 000 đến 100 rồi quay về 000, đạt được 5 trạng thái phân biệt Để xóa bộ đếm về 000, ta cần phân tích và thực hiện các bước cần thiết trong mạch logic phù hợp Việc này giúp thiết lập lại bộ đếm chính xác, đảm bảo hoạt động đúng theo yêu cầu của hệ thống.

Do tổ hợp 101 có 2 ngõ ra Q

Dấu hiệu nhận biết để điều khiển xóa bộ đếm chính là đồng thời nhấn 3 đồng thời bằng 1, khác với các tổ hợp trước đó Hãy chú ý rằng đây là bước quan trọng để thực hiện xóa bộ đếm thành công Khi nhận thấy dấu hiệu này, bạn có thể tiến hành xóa bộ đếm về trạng thái ban đầu một cách dễ dàng và chính xác.

- Đối với FF có ngõ vào Clr tác động mức 0 thì ta dùng cổng NAND 2 ngõ vào

- Đối với FF có ngõ vào Clr tác động mức 1 thì ta dùng cổng AND có 2 ngõ vào

Sơ đồ mạch đếm 5 là phiên bản cải tiến của mạch đếm 8, bằng cách thêm các phần tử cổng NAND hoặc AND có hai ngõ vào Ngõ vào của cổng được kết nối đến chân Q của bộ đếm, giúp điều chỉnh hoạt động của mạch phù hợp với yêu cầu Việc sử dụng cổng logic này cho phép mạch đếm trở nên linh hoạt hơn, tùy vào mức logic 0 hoặc 1 của chân Clr Nhờ đó, sơ đồ mạch đếm 5 đạt hiệu quả cao hơn trong các ứng dụng đếm số và điều khiển.

3, và ngõ ra của cổng NAND (hoặc AND) sẽ được nối đến ngõ vào Clr của bộ đếm (cũng chính là ngõ vào

Trong trường hợp Clr tác động mức thấp sơ đồ mạch thực hiện đếm 5 như trên hình 4-9

Hình 4-9 Mạch đếm 5, đếm lên

Giản đồ thời gian của mạch:

Hình 4-10 Giản đồ thời gian mạch đếm 5, đếm lên

Trong các thiết kế mạch đếm, trạng thái của ngõ ra thường không thể dự đoán trước Vì vậy, để đảm bảo bộ đếm luôn bắt đầu từ trạng thái ban đầu là 000, cần sử dụng mạch xóa tự động ban đầu Mạch này sẽ giúp xóa bộ đếm về trạng thái 0, đảm bảo hoạt động chính xác và ổn định của hệ thống đếm.

(còn gọi là mạch RESET ban đầu) Phương pháp thực hiện là dùng hai phần tử thụ động R và C

Trên hình 4-11 là mạch Reset mức 0 (tác động mức 0) Mạch hoạt động như sau:

Do tính chất điện áp trên tụ C không đột biến được nên ban đầu mới cấp nguồn Vcc thì

Khi VC bằng 0, ngõ ra Clr cũng bằng 0 và mạch có tác dụng Reset nhằm xóa bộ đếm Sau đó, tụ C được nạp điện từ nguồn qua điện trở R với thời gian nạp xấp xỉ RC, khiến điện áp trên tụ tăng dần đến khi tụ C đầy và điện áp gần bằng Vcc Khi đó, ngõ ra Clr trở về trạng thái 1, mất tác dụng Reset, cho phép mạch hoạt động bình thường trở lại.

Khi thiết kế mạch digital sử dụng Flip-Flop (FF), cần lưu ý về thời gian xóa, thường được thể hiện rõ trong datasheet của nhà sản xuất Để đảm bảo chức năng hoạt động chính xác, ta phải tính toán thời gian tụ C nạp điện từ giá trị ban đầu đến điện áp ngưỡng sao cho lớn hơn thời gian xóa tối đa cho phép Điều này nhằm đảm bảo rằng các FF được xóa đúng cách và không gây lỗi trong hoạt động của mạch.

Bộ đếm song song, còn gọi là bộ đếm đồng bộ, là loại bộ đếm trong đó các flip-flop (FF) được mắc song song với nhau Các ngõ ra của bộ đếm sẽ thay đổi trạng thái dựa trên tín hiệu clock (Ck), đảm bảo hoạt động đồng bộ chính xác Nhờ đặc điểm này, bộ đếm song song có khả năng hoạt động nhanh và đáng tin cậy trong các mạch số.

Mạch đếm song song có thể sử dụng với bất kỳ loại flip-flop nào và đếm theo quy luật đã được xác định trước Để thiết kế bộ đếm đồng bộ (song song), người ta dựa vào các bảng đầu vào kích của flip-flop để đảm bảo hoạt động chính xác và hiệu quả.

Đối với bộ đếm song song, cả khi đếm lên hay đếm xuống, hoặc đếm theo Modulo M, đều có phương pháp thiết kế chung, không phụ thuộc vào tín hiệu Clock (Ck) hay các tín hiệu tác động sườn lên, sườn xuống, mức 0 hay mức 1.

- Từ yêu cầu thực tế xây dựng bảng trạng thái hoạt động của mạch

- Dựa vào bảng đầu vào kích của FF tương ứng để xây dựng các bảng hàm giá trị của các ngõ vào dữ liệu (DATA) theo ngõ ra

- Dùng các phương pháp tối thiểu để tối thiểu hóa các hàm logic trên

- Thành lập sơ đồ logic

Ví dụ: Thiết kế mạch đếm đồng bộ, đếm 5, đếm lên theo mã BCD 8421 dùng JKFF

Trước hết xác định số JKFF cần dùng: Vì 2 2 = 4 < 5 < 8 = 2

⇒ dùng 3 JKFF ⇒ có 3 ngõ ra Q

Ta có bảng trạng thái mô tả hoạt động của mạch như sau:

Bảng 4.5 Ở phần trước chúng ta đã xây dựng được bảng đầu vào kích cho các FF và đã có được bảng đầu vào kích tổng hợp như sau:

Từ đó ta suy ra bảng hàm giá trị của các ngõ vào data theo các ngõ ra như sau : Bảng 4.7

Lập bảng Karnaugh để tối thiểu hóa ta được:

Bảng 4.8: Bảng Karnaugh các hàm sau tối thiểu hóa

Trong quá trình thiết kế tính toán, chúng ta thường sử dụng các phương pháp tối thiểu để giảm các phương trình logic về dạng đơn giản nhất, giúp tối ưu hóa quá trình mạch điện tử và hệ thống Tuy nhiên, trong thực tế, có nhiều trường hợp không thể áp dụng hoàn toàn phương pháp này do yêu cầu về độ chính xác và tính khả thi của các thiết kế phức tạp hơn Ví dụ, trong một số trường hợp, việc giữ nguyên các phương trình phức tạp hơn có thể đảm bảo tính ổn định và hiệu quả của hệ thống hoạt động Do đó, việc cân nhắc giữa tối giản và thực tiễn là rất quan trọng trong quá trình thiết kế hệ thống logic.

3 = 2Q đều đúng, nhưng khi lắp ráp thực tế ta chọn K

3 = 2Qđể tránh dây nối dài gây nhiễu cho mạch

Mạch trở về trạng thái ban đầu

Mạch ghi dịch là một hệ thống trong đó tín hiệu hồi tiếp được đưa từ một ngã ra nào đó trở lại ngã vào để thực hiện chu kỳ đếm Tùy thuộc vào đường hồi tiếp, các chu kỳ đếm sẽ khác nhau, giúp điều chỉnh và kiểm soát quá trình hoạt động của hệ thống một cách chính xác và linh hoạt.

Sau đây ta khảo sát vài loại mạch đếm vòng phổ biến

1.6.1 Hồi tiếp từ Q D về J A và Q D về K A

Hình 4-15: Sơ đồ hồi tiếp từ Q

A Đối với mạch này, sự đếm vòng chỉ thấy được khi có đặt trước ngã ra

- Đặt trước Q A =1, ta được kết quả như bảng 4.9

1.6.2 Hồi tiếp từ Q D về J A và Q D về K A (Hình 4-16)

Hình 4-16: Sơ đồ hồi tiếp từ Q về J D

Thanh ghi

2.1 Thanh ghi vào nối tiếp ra song song dịch phải

Thanh ghi được xây dựng dựa trên các DFF hoặc các Flip-Flop khác đảm nhiệm chức năng của DFF, mỗi DFF lưu trữ 1 bit dữ liệu Để tạo ra thanh ghi đa bit, người ta ghép nhiều DFF lại với nhau theo quy luật liên kết chặt chẽ, giúp lưu trữ dữ liệu lớn hơn một bit Đây là nguyên tắc cơ bản giúp thiết kế các bộ nhớ trong mạch số, tối ưu hóa khả năng lưu trữ và xử lý dữ liệu trong hệ thống điện tử số.

- Ngõ ra của DFF đứng trước được nối với ngõ vào DATA của DFF sau (Di+1 = Qi ) ⇒ thanh ghi có khả năng dịch phải

- Hoặc ngõ ra của DFF đứng sau được nối với ngõ vào DATA của DFF đứng trước (Di

= Qi+1 ) ⇒ thanh ghi có khả năng dịch trái

2.2 Thanh ghi vào nối tiếp ra song song dịch trái

Các loại thanh ghi được phân loại theo số bit dữ liệu lưu trữ, bao gồm 4 bit, 5 bit, 8 bit, 16 bit và 32 bit Đối với các thanh ghi lớn hơn 8 bit, người ta thường sử dụng họ CMOS thay vì họ TTL để nâng cao hiệu suất và độ bền.

Phân loại theo hướng dịch chuyển dữ liệu trong thanh ghi:

- Thanh ghi vừa dời phải vừa dời trái

Phân loại theo ngõ vào dữ liệu:

- Ngõ vào dữ liệu nối tiếp

- Ngõ vào dữ liệu song song: Song song không đồng bộ, song song đồng bộ

Phân loại theo ngõ ra:

- Ngõ ra vừa nối tiếp vừa song song

2.3 Thanh ghi vào song song ra song song

Nhập dữ liệu vào FF bằng chân Preset (Pr):

Hình 4-18: Sơ đồ nhập dữ liệu vào FF bằng chân Preset

- Khi Load = 0 : Cổng NAND 3 và 2 khóa → ngõ vào Pr = Clr = 1 → FF tự do ⇒ dữ liệu A không nhập vào được FF

- Khi Load = 1 : Cổng NAND 2 và 3 mở Lúc đó ta có: Pr = A, Clr = A

Vậy Q = A ⇒ dữ liệu A được nhập vào FF

Tuy nhiên, cách này phải dùng nhiều cổng logic không kinh tế và phải dùng chân Clr là chân xóa nên phải thiết kế đồng bộ

Ví dụ: Xét một thanh 4 bit có khả năng dời phải (Hình 24-04-16)

Hình 4-19: Thanh ghi dịch phải

- DSR (Data Shift Right): Ngõ vào Data nối tiếp (ngõ vào dịch phải)

4 : các ngõ ra song song Để giải thích hoạt động của mạch, ta dựa vào bảng trạng thái của DFF

Giả sử ban đầu : Ngõ vào nhập Load = 1 → A, B, C, D được nhập vào thanh ghi dịch

Hoạt động dịch phải của thanh ghi:

Kết luận: Sau một xung Ck tác động sườn xuống thì Q

Sau khi chân clock tác động xuống, nội dung trong thanh ghi sẽ dịch sang phải một bit Sau mỗi 4 xung clock, dữ liệu trong thanh ghi sẽ được xuất ra ngoài, đồng thời bộ nhớ DFF sẽ được cập nhật bằng dữ liệu mới từ ngõ vào DATA nối tiếp DSR Quá trình này giúp truyền dữ liệu một cách chính xác và liên tục trong hệ thống, đảm bảo tính ổn định và hiệu quả khi xử lý dữ liệu số.

Ta có bảng trạng thái hoạt động của mạch:

Trường hợp ngõ ra Q bằng ngõ vào dữ liệu nối tiếp DSR :

Hình 4-20 Sơ đồ mạch Q bằng ngõ vào dữ liệu nối tiếp DSR

Ta có bảng trạng thái hoạt động của mạch hình 4-20:

Bảng 4.13 Đây là mạch được ứng dụng nhiều trong thực tế.

Giới thiệu IC đếm và thanh ghi

Hình 4-21 Sơ đồ một số chân IC

- Giải thích hoạt động của các họ IC:

Cả 4 IC đều có cùng kiểu chân và các ngõ vào ra tương tự nhau, có xung ck nhảy ở cạnh xuống do đó trong cấu tạo có thêm mạch đệm sau ngõ đồng bộ, có khả năng nạp song song và preset đồng bộ

- LS160 là IC đếm chia 10 , còn LS161 và LS163 là IC đếm chia 16

- LS160 và LS161 có chân xoá Cl không đồng bộ còn LS162, LS163 có chân xoá Cl đồng bộ

74LS190 là mạch đếm chia 10 còn 74LS191 là mạch đếm chia 16 Chúng có kiểu chân ra như nhau và chức năng cũng như nhau

- Chân EnG (enable gate) là ngõ vào cho phép tác động ở thấp; chân U/D là ngõ cho phép đếm lên hay xuống (thấp)

Chân RC (ripple clock) xung rợn sẽ xuống thấp khi đếm hết số, được sử dụng để nối tầng và xác định tần số của xung tối đa/min khi kết nối tới chân LD (load) của tầng tiếp theo Cách nối tầng phổ biến là chân RC của tầng trước nối tới chân CK của tầng sau, tạo thành mạch đếm đồng bộ cho từng tầng nhưng toàn bộ hệ thống vẫn hoạt động theo dạng đếm bất đồng bộ.

RC của tầng trước nối tới chân EnG của tầng sau, xung ck dùng đồng bộ tới các tầng +Nhóm 74LS192, LS193

LS192 là mạch đếm chia 10 còn LS193 là mạch đếm chia 16

Cả 2 loại đều cấu trúc chân như nhau và đều có khả năng đếm lên hay xuống

Khi đếm lên xung ck được đưa vào chân CKU còn khi đếm xuống xung ck được đưa vào chân CKD

Trong quá trình đếm, khi số chân Carry giảm xuống thấp, và số chân Borrow cũng giảm xuống thấp, điều này cho thấy quá trình xử lý đã hoàn thành Hai chân này thường được sử dụng để kết nối các tầng nhiều IC nhằm tăng khả năng mở rộng của mạch Đặc biệt, mạch cho phép đặt trước giá trị ban đầu của bộ đếm ở các chân ABCD và chân LD xuống thấp để dễ dàng nạp số ban đầu cho hệ thống, giúp tối ưu hóa quá trình hoạt động của mạch.

Nhóm IC 74HC/HCT4518 và 74HC/HCT4520 là các IC đếm đồng bộ CMOS sử dụng Flip-Flop D, hoạt động tương tự như các IC đếm cùng loại Tuy nhiên, do cấu tạo từ các cổng logic CMOS, chúng có tần số hoạt động thấp hơn so với các IC khác cùng loại Bù lại, các IC này tiêu thụ công suất thấp, giúp tiết kiệm năng lượng trong các thiết bị điện tử.

IC 4518 là IC đếm chia 10, trong khi IC 4520 là IC đếm chia 16, cả hai đều có cấu trúc chân và đặc tính giống nhau Các chân nhận xung clock và chân cho phép E có thể chuyển đổi chức năng cho nhau, giúp mạch có thể hoạt động theo cả cạnh lên và cạnh xuống Điều này giúp tăng tính linh hoạt và ứng dụng đa dạng trong các thiết kế mạch số.

Mạch cũng cho phép nối tầng nhiều IC khi nối Q3 của tầng trước tới ngõ E của tầng sau

IC thanh ghi 74LS164, hình 4-22

Hình 4-22 Cấu trúc thanh ghi IC 74LS164

Các loại flip-flop (FF) có khả năng lưu trữ 1 bit dữ liệu và chỉ truyền bit đó ra ngoài khi có xung đồng bộ Việc nối tiếp nhiều FF giúp ghi nhớ nhiều bit dữ liệu hơn, với các ngõ ra hoạt động theo xung nhịp clock Ngõ ra có thể lấy ở từng tầng FF (ngõ ra song song) hoặc ở tầng cuối (ngõ ra nối tiếp), tạo thành mạch ghi dịch Mạch ghi dịch không chỉ lưu trữ dữ liệu mà còn truyền chuyển chúng, đóng vai trò quan trọng trong máy tính, đặc biệt trong các ứng dụng lưu trữ và dịch chuyển dữ liệu.

+ Về kiến thức: Trình bày đúng các khái niệm vfa nguyên lý hoạt động có liên quan

+ Về kỹ năng: Lựa chọn linh kiện phù hợp

BÀI 5: HỌ VI MẠCH TTL – CMOS

- Trình bày được cấu trúc, các đặc tính cơ bản của IC số

- Phân loại được các phương thức giao tiếp giữa các loại IC số

- Rèn luyện tác phong làm việc nghiêm túc tỉ mỉ, cẩn thận, chính xác

1 Cấu trúc và thông số cơ bản TTL

1.1 Cở sở của việc hình thành cổng logic họ TTL

- Năm 1964, hãng Texas Instrument giới thiệu họ TTL chuẩn mang mã số 54XXX và 74XXX là một họ IC sử dụng ph ổ biến nhất

- Dãy điện áp và nhiệt độ làm việc:

+ Loại 54XXX: điện áp nguồn: 4.5V÷5.5V; nhiệt độ làm việc -55 0 C ÷ 12.5 0 C

+ Loại 74XXX: điện áp nguồn: 4.75V÷5.25V; nhiệt độ làm việc 0 0 C ÷ 70 0 C

Bảng 5.1: Mức điện áp họ 74S

1.1.3 Loại 74L (Low Power: Công suất thấp)

Các mạch điện của IC công suất thấp được thiết kế giống như loại tiêu chuẩn, nhưng có công suất tiêu thụ giảm đáng kể, giúp tiết kiệm năng lượng Tuy nhiên, điều này đi kèm với việc thời gian trễ truyền dẫn tăng lên, ảnh hưởng đến tốc độ hoạt động của mạch Cổng NAND trong dòng IC này có công suất tiêu thụ trung bình khoảng 1mV, mang lại hiệu quả năng lượng cao, phù hợp cho các ứng dụng yêu cầu tiết kiệm điện năng Trung bình, thời gian trễ truyền dẫn của cổng NAND là khoảng 33ns, đảm bảo hoạt động ổn định trong các hệ thống điện tử hiện đại.

- Loại IC thích hợp cho những ứng dụng đòi hỏi công suất tiêu thụ thấp, hoạt động ở tần số thấp

1.1.4 Loại 74H (High Speed: tốc độ cao)

77H là loại TTL tốc độ cao với mạch điện cơ bản giống như chuẩn TTL truyền thống Điểm nổi bật của 74H là khả năng chuyển mạch nhanh hơn, với thời gian trễ truyền tín hiệu trung bình khoảng 6ns, giúp cải thiện hiệu suất hoạt động của mạch Tuy nhiên, công suất tiêu thụ của 74H lại cao hơn so với các loại TTL khác, khoảng 23mW cho mỗi cổng NAND trong họ này, phù hợp cho những ứng dụng yêu cầu tốc độ và độ chính xác cao.

Các loại TTL 74, 74H, 74L đều hoạt động dựa trên nguyên lý chuyển mạch bão hòa Trong quá trình hoạt động, các tranzito dẫn trong trạng thái bão hòa sâu, gây ra thời gian tích trữ khi chuyển từ trạng thái dẫn sang trạng thái khóa Hiện tượng này ảnh hưởng đến tốc độ chuyển mạch của mạch, làm giảm hiệu suất hoạt động của các thiết bị Do đó, việc hiểu rõ đặc điểm hoạt động của TTL giúp tối ưu hóa thiết kế mạch điện tử, đặc biệt trong các ứng dụng yêu cầu chuyển mạch nhanh.

Loại 74S giúp giảm thời gian trì hoãn tích trữ nhờ vào khả năng ngăn chặn transitoer đi vào trạng thái bão hòa Điều này được thực hiện bằng cách sử dụng diode Schottky SBD (Schottky Barrier Diode) nối giữa các thành phần, tăng cường hiệu suất và giảm thiểu thời gian phản hồi của mạch.

1.1.6 Loại 74LS (Low Power Schottky)

Loại này có công suất thấp hơn và tốc độ chậm hơn so với 74S Cổng NAND trong họ 74LS có thời gian chuyển mạch trung bình là 9,5ns và công suất tiêu thụ trung bình chỉ 2mW, giúp tiết kiệm năng lượng Mặc dù có tốc độ chuyển mạch tương tự với TTL chuẩn, nhưng 74LS tiêu thụ nhiều năng lượng hơn, phù hợp cho các ứng dụng cần tiêu thụ ít điện năng hơn.

1.2 Cấu trúc cơ bản của TTL

Lấy cổng NAND 3 ngã vào làm thí dụ để thấy cấu tạo và vận hành của một cổng cơ bản

Hình 5-1: Sơ đồ cấu trúc cơ bản của TTL

Trong hệ thống, khi một trong các ngã vào A, B, C giảm xuống mức không T1, hệ thống dẫn đến T2 ngưng, T3 ngưng, và ngã ra Y lên cao; ngược lại, khi cả ba ngã vào đều lên cao, T1 ngưng hoạt động, T2 và T3 dẫn, còn Y xuống thấp Đây chính là đặc điểm của mạch NAND trong logic kỹ thuật số.

Tụ CL trong mạch chính là tụ ký sinh hình thành từ sự kết hợp giữa ngã ra của mạch (tầng thúc) với ngã vào của tầng tải Khi mạch hoạt động, tụ sẽ nạp điện thông qua điện trở R, ảnh hưởng lớn đến hoạt động của mạch.

3 khi transistor này dẫn do đó thời trễ truyền của mạch quyết định bởi R

4 nhỏ mạch hoạt động nhanh nhưng công suất tiêu thụ lúc đó lớn, muốn giảm công suất phải tăng R

Trong trường hợp này, thời gian trễ truyền sẽ lớn hơn do mạch giao hoán chậm lại, gây ảnh hưởng đến hiệu suất hệ thống Để khắc phục nhược điểm này và đáp ứng các yêu cầu kỹ thuật khác, các nhà nghiên cứu đã chế tạo các cổng logic với các kiểu ngã ra khác nhau, giúp tối ưu hóa tốc độ và độ tin cậy của mạch số.

1.3 Nhận dạng, đặc điểm, các thông số cơ bản

Các IC số họ TTL được sản xuất lần đầu tiên vào năm 1964 bởi hãng Texas

Instrument Corporation của Mỹ, lấy số hiệu là 74XXXX & 54XXXX Sự khác biệt giữa 2 họ 74XXXX và 54 XXXX chỉ ở hai điểm:

CC=5 ± 0,5 V và khoảng nhiệt độ hoạt động từ 0 o C đến 70 o C

54: V CC =5 ± 0,25 V và khoảng nhiệt độ hoạt động từ -55 o C đến 125 o C

Các tính chất khác hoàn toàn giống nhau nếu chúng có cùng số

Trước số 74 thường có thêm ký hiệu để chỉ hãng sản xuất Thí dụ SN của hãng Texas,

DM của National Semiconductor, S của Signetics

HỌ VI MẠCH TTL – CMOS

BỘ NHỚ

KỸ THUẬT ADC – DAC

Tiêu đề	Giáo Trình Kỹ Thuật Số
Tác giả	Nguyễn Phương Uyên Vũ, Đỗ Hữu Hậu
Trường học	Trường Cao Đẳng Nghề Cần Thơ
Chuyên ngành	Kỹ Thuật Số
Thể loại	giáo trình
Năm xuất bản	2021
Thành phố	Cần Thơ

Định dạng
Số trang	107
Dung lượng	2,5 MB