Báo cáo môn EMC aaaaaaaa

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN ====o0o==== HỌC PHẦN TƯƠNG THÍCH ĐIỆN TỪ BÁO CÁO ĐỀ TÀI DIGITAL CURCUIT GROUNDIND AND POWER DISTRIBUTION GVHD Nguyễn Việt Sơn Nhóm 6 Thành viên Hà Nội, 72022.aaaaaaaaaaaaaaaaaaaaaaaaaaaaa

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

MỤC LỤC

I Digital circuit grounding

1 Tại sao phải thiết kế nối đất trong mạch kỹ thuật số:

- Tạo đường dẫn trở về cho tín hiệu, dòng điện Với dòng điện tần số cao, đường trở lại có điện cảm thấp nhất nằm ngay dưới dây dẫn tín hiệu, giảm thiểu tổng diện tích vòng lặp

- Thiết kế đất tốt giúp giảm thiểu phát xạ nhiễu từ mạch ra Trong mạch có tín hiệu chuyển mạch tốc độ cao, kết hợp độ tự cảm của các dây dẫn kết nối khiến nó có thể trở thành nguồn nhiễu, gây nhiễu cho chính nó và phát xạ/ lan truyền nhiễu theo đường cáp PCB

2 Các nguồn nhiễu có thể gây ra khi không thiết kế tốt đất:

2.1 Nhiễu dội đất:

- Xét ví dụ sau đây:

Hình 1: Ví dụ về nhiễu dội đất

- Hình trên cho thấy một hệ thống kỹ thuật số đơn giản bao gồm 4 cổng logic Ta xem điều

gì sẽ xảy ra khi đầu ra cổng 1 chuyển mức từ cao xuống thấp

• Trước khi chuyển mạch, đầu ra cổng 1 ở mức cao; hệ thống dây dẫn giữa cổng 1 và 2 tồn tại một điện dung kí sinh, tụ được nạp (do điện áp đặt lên 1 bản tụ điện áp ra cổng

1, đang là mức cao)

• Khi có hiện tượng chuyển mạch, đầu ra cổng 1 xuống mức thấp, tụ sẽ xả qua hệ thốngnối đất Do đó một dòng điện quá độ lớn chạy qua hệ thống nối đất để xả điện dung lạc này

- Có 2 vấn đề với dòng điện xả này

• Một là nó có thể tạo một mạch cộng hưởng nối tiếp có khả năng dao động, khiến điện

Hình 3: Mắc trở nối tiếp ở đầu ra ngăn điện áp âm đi qua

• Hai là do tồn tại điện cảm trên đường truyền dẫn, dòng điện này gây ra xung điện áp nhiễu tại đầu nối đất của cổng 1 và 2, có giá trị:

Nhiễu này có thể được ghép vào cổng 2 và gây nhiễu đến cổng 4 hoặc có thể đi theo cáp nói PCB đến các khối mạch khác hay phát xạ ra ngoài

Để khắc phục nhiễu này, ta tìm cách làm nhỏ giá trị điện áp xung nhiễu sinh ra, bằng cách giảm độ tự cảm của hệ thống nối đất

2.2 Nhiễu do sự chồng chéo dẫn điện của mạch, sinh ra dòng điện quá độ (nhiễu bus nguồn)

- Xét ví dụ sau:

Hình 4: Ví dụ về 2 thành phần của mạch điện dẫn chồng chéo

- Sơ đồ mạch của cổng logic CMOS đầu ra totem pole Mạch gồm 1 bóng bán dẫn kênh p,

1 kênh n nằm giữa nguồn Vcc và đất, 1 đầu vào tín hiệu chung và 1 đầu ra

• Khi IN ở mức cao, bán dẫn kênh p thông, bán dẫn kênh n khóa; OUT được nối lên nguồn, ở mức cao

• Khi IN ở mức thấp, bán dẫn kênh n thông, bán dẫn kênh p khóa; OUT ở mức thấp

• Tuy nhiên trong quá trình chuyền đổi, có một khoảng thời gian ngắn 2 bóng cùng được thông, nguồn nối xuống tải, sinh ra dòng điện chạy qua 2 bóng bán dẫn, cỡ 50 –

100 mA

- Như phần trên, dây dẫn nối đất có thể có giá trị tự cảm, điều này sinh ra xung điện áp nhiễu từ điểm đất dội lại vào mạch; nó có thể sạc cho tụ LOAD CAPACITANCE, quá trình nạp xả tụ gây ra các xung nhiễu cho đầu OUT

- Cách giải quyết là làm cho xung điện áp nhiễu sinh ra có giá trị nhỏ, tức là tìm cách làm giảm độ tự cảm của hệ thống nối đất

3 Giải pháp làm giảm trở kháng của đất:

- Dòng điện mặt đất thoáng qua là nguồn chính của cả điện áp nhiễu trong hệ thống vàphát

xạ dẫn và bức xạ Để giảm thiểu tiếng ồn từ dòng đất quá độ, phải giảm thiểu trởkháng của mặt đất Ở các mạch tần số cao, trở kháng của dây dẫn nối đất chủ yếu là thành phần điện cảm Vì vậy bài toán trở thành tìm cách làm giảm điện cảm cho dây nối đất

3.1 Giảm điện cảm của dây dẫn:

- Công thức tính độ tự cảm trên một đơn vị chiều dài của một dây dẫn là:

• Dây dẫn trơn đơn, có đường kính d, khoảng cách đến mặt phẳng đất là h:

Điều kiện là

- Có thể thấy điện cảm tỉ lệ thuận với chiều dài dây dẫn Để giảm L -> giảm độ dài dây dẫnđi; đặc biệt là các dây dẫn mang thông tin tần số cao, hoặc có dòng điện quá độ chạy qua : đường clk, đường bus thông tin,…

 Tuy nhiên cách này không phổ biến, vì trong các hệ thống lớn dây dẫn bắt buộc phải dài để mở rộng quy mô kết nối

 Vì vậy người ta phát triển công nghệ LSI - Large-Scale Integration – tích hợp quy môlớn: nhúng hàng nghìn bóng bán dẫn vào một vi mạch bán dẫn duy nhất (xây dựng vi mạch ở dạng rất nhỏ) -> không cần đến nhiều dây dẫn dài để kết nối nữa

- Thấy trên công thức, L tỉ lệ nghịch với đường kính d / độ rộng dây dẫn Tuy nhiên do quan hệ là hàm log, giả sử tăng kích thước dây dẫn lên gấp đôi thì cảm kháng cũng chỉ giảm 30% Kích thước dây dẫn không thể tăng quá lớn được, vì vậy cách này đạt hiệu quả kém và ít được dùng

cũng có ứng dụng và sẽ được nói ở phần sau

thế cho dòng điện Các đường dẫn này thay thế cho 1 đường dẫn duy nhất, nó song song

về mặt điện nhưng không nhất thiết nằm song song về mặt vật lý

- Theo công thức tổng hợp, điện cảm tương đương sẽ giảm tỉ lệ với số đường dẫn thay thế

- Cách này đem lại hiệu quả tốt, nhưng yêu cầu người thiết kế phải chọn số đường thay thế

và sắp xếp vị trí của chúng phù hợp để có thể giảm thiểu được tụ kí sinh và độ cảm ứng lẫn nhau

3.2 Giảm độ tự cảm lẫn nhau:

- Khi 2 dây dẫn dẫn dòng điện cùng chiều:

• Khi hai dây dẫn mắc song song, tín hiệu chạy cùng chiều, ảnh hưởng của độ tự cảm lẫn nhau phải được xét đếnkhi tính tổng độ tự cảm Độ tự cảm riêng thuần của 2 dây dẫn có thể được viết là:

Trong đó L1 và L2 là độ tự cảm riêng phần của 2 dây dẫn và M là độ tự cảm giữa chúng.

Nếu 2 dây dẫn giống nhau:

 Có thể thấy độ tự cảm đóng giá trị không nhỏ, đáng quan tâm

• Nếu 2 dây dẫn được đặt gần sát nhau, độ tự cảm tương hỗ sẽ tăng lên

• Nếu 2 dây dẫn đặt xa nhau sẽ làm giá trị độ tự cảm giảm đi

Hình 5: Suy giảm độ tự cảm giữa 2 dây dẫn theo khoảng cách

• Nhận thấy khoảng cách lớn hơn 0.5 in, độ tự cảm giảm đáng kể

• Công thức mối quan hệ giữa độ tự cảm với khoảng cách 2 dây dẫn là:

- Khi 2 dây dẫn mang dòng điện ngược chiều:

• Tổng độ tự cảm vòng lặp của 2 dây dẫn dòng điện ngược chiều là;

trong đó L 1 và L 2 là độ tự cảm riêng phần của các cuộn dây dẫn riêng lẻ và M là độ

tự cảm riêng phần giữa chúng

• Nếu hai dây dẫn giống hệt nhau:

• Để giảm thiểu tổng điện cảm vòng lặp, phải đạt cực đại điện cảm riêng phần giữa các ruột dẫn Do đó, hai dây dẫn phải được đặt càng gần nhau càng tốt để giảm thiểudiện

tích giữa chúng Điều này có thể được thực hiện với một cặp xoắn chặt chẽ hoặcmột cáp đồng trục.

 Để giảm thiểu tổng điện cảm, nên tách riêng hai dây dẫn mang dòng điện cùng chiều (chẳng hạn như hai dây dẫn nối đất) Tuy nhiên, hai dây dẫn mang dòng điện ngược chiều (chẳng hạn như nguồn và đất, hoặc dây dẫn tín hiệu và nối đất) nên được đặt càng gần nhau càng tốt.

4 Hệ thống nối đất mạch kỹ thuật số thực tế:

- Hệ thống nối đất mạch kỹ thuật số tốc độ cao thực tế phải cung cấp kết nối trở khángthấp(điện cảm thấp) giữa tất cả các tổ hợp IC có thể giao tiếp với nhau Cách thực tếnhất để thực hiện điều này là cung cấp càng nhiều đường dẫn mặt đất (song song)thay thế càng tốt Kết quả này có thể dễ dàng đạt được nhất với lưới

- Trở kháng của điện cảm (điện kháng cảm ứng) tỷ lệ thuận với tần số Mặt khác trở kháng

tỉ lệ nghịch với số đường dẫn thay thế Do đó, đểduy trì cùng một trở kháng nối đất, khi tần số logic kỹ thuật số tăng lên, lưới mặt đất phảiđược làm mịn hơn và mịn hơn để cungcấp nhiều đường dẫn song song hơn Nếu kháiniệm này được đưa đến giới hạn của nó, thì kết quả là vô số đường đi song song, hoặcmột mặt phẳng nền

- Ta xét với lưới

• Lưới có thể được thực hiện trên PCB bằng cách in các dấu vết mặt đất ngang vàdọc trên bảng như trong hình dưới

Hình 6 : Cách các đường đất được đi theo dạng lưới

• Trên PCB hai mặt, các đường ngang được địnhtuyến ở một mặt của bảng và các đường dọc ở phía bên kia Các đường đất ởhai bên sau đó được kết nối với nhau bằng cách mạ qua các lỗ (vias) nơi chúng giaonhau Sự sắp xếp này để lại không gianrộng rãi cho tất cả các kết nối tín hiệu cầnthiết

Hình 7: Đường đi của tín hiệu trở về qua lưới đất

Hình 8: Lưới đất trong một mạch điện nhiều IC (cách kết nối)

• Trong hình này, do điều kiện mạch không cho phép ta đi đường đất rộng, ta chia thanh các đường đất nhỏ (narrow trace) Mặc dù đường rộng thì trở kháng nhỏ hơn, nhưng nhiều đường hẹp cũng sẽ làm trở kháng giảm đi

• Ở các mạch tần số cao, khoảng trên 10 MHz, một mặt phẳng đất nên được xem xét

5 Phân phối dòng điện với mặt phẳng đất:

- Xét ví dụ với đường Microstrip:

• Mô hình 1 đường dẫn tín hiệu trên bảng mạch in:

Trong đó: w là chiều rộng đường tín hiệu, h là khoảng cách từ đường tín hiệu đến mặtphẳng đất.

• Phân bố điện từ trường xung quanh một đường microstrip:

Hình 9: Từ trường, điện trường bức xạ từ đường dẫn tín hiệu

• Tính được mật độ dòng điện trên mặt phẳng đất như sau:

(I là tổng dòng điện trong vòng lặp)

 Ta sẽ kiểm tra với trường hợp nào của h thì J(x) đạt lớn nhất có thể với x càng bé càng tốt (phạm vi phát xạ trường điện của dòng điện trở về càng nhỏ thì càng ít gây nhiễu cho các đường tín hiệu xung quanh)

• Đồ thị thể hiện phần trăm cường độ dòng điện phân bố trên mặt phẳng đất, đã chuẩn hóa theo giá trị x/h

Hình 10: Phần trăm cường độ dòng điện phân bố trên mặt đất, chuẩn hóa theo giá trị x/h

Đưa ra nhận xét: h càng nhỏ thì càng đạt yêu cầu

 Có thể thấy khi ta giảm h, khoảng cách trường điện bức xạ ra nhỏ đi, khiến nó ít gây nhiễu ra các đường tín hiệu xung quanh (nhiễu xuyên âm)

- Xét với Stripline/ Asymmetric Stripline:

• Mô hình stripline: gồm 1 đường dẫn tín hiệu nằm đối xứng giữa 2 mặt phẳng:

• Mô hình asymmetric stripline: gồm 1 đường dẫn tín hiệu nằm giữa 2 mặt phẳng (nằm không đối xứng):

 Kết luận vẫn như trường hợp microstrip line, chỉ khác khoảng cách h để đạt được yêu cầu sẽ khác nhau

6 Tính toán trở kháng của mặt phẳng đất:

- Ta giả thiết rằng, ở tần số cao thành phần cảm kháng chiếm ưu thế hơn so với thành phần trở kháng Sẽ kiểm chứng lại với trường hợp thay đổi khoảng cách từ đường tín hiệu đến mặt phẳng đất

- Kết quả thu được ở đồ thị bên dưới:

Hình 11: Điện cảm, điện kháng của thành phần nối đất theo chiều cao từ đường tín hiệu tới

đất

• Chúng ta có thể quan sát thấy rằng khi chiều cao đường tín hiệu trênmặt đất giảm, điện kháng cảm ứng cũng vậy, tuy nhiên, điện trở mặt đất tăng đột ngộtđối với độ cao h nhỏ

• Hình trên cũng chỉ ra rằng đối với một vết rộng 0,010 ở tầnsố 100 MHz, độ lớn của điện trở mặt đất bằng với điện trở cảm ứng mặt đất ở độ caokhoảng 6,5 mils

• Chứng minh rõ ràng rằng điện trở mặt đất trở thành ảnh hưởng chủ yếu đối khi độcao

h nhỏ, thường nhỏ hơn 9 mils

 Ý nghĩa của điều trên là cómột giới hạn về chiều cao giữa đường tín hiệu và mặt phẳng đất: hc

 Đối với độ caođường tín hiệu nhỏ hơn h c , phân bố dòng điện sẽ không đổi, và

do đó trở kháng mặt đất cũng sẽkhông đổi Nói cách khác, có một giới hạn đối với mức độ chúng ta có thể hạ thấptrở kháng của mặt đất bằng cách thay đổi độ cao đường tín hiệu

 Suy ra hc là điểm (ở độ cao vết h c ) tại đó điện trở bằng với điệnkháng cảm ứng

và không thể hạ thấp trở kháng nữa bằng cách giảm chiều cao hc sẽ là điểm mà tại đó Xlg = Rg

 Giá trị của chiều cao tới hạn là một hàm của cả chiều rộng đường tín hiệu và tần

số Tuy nhiên,sự thay đổi với chiều rộng đường tần số là nhỏ và có thể được bỏ qua

Hình 12: Mối quan hệ giữa chiều cao hc và tần số

7 Ảnh hưởng của lỗ via trên mặt phẳng đất:

Hình 13: Tín hiệu đi qua các lỗ via

- Lỗ via tại các mặt phẳng là nơi tập hợp của dòng điện trở về

- Ở xa via, độ tự cảm nhỏ và hầu như không đổi

- Tại các lỗ via, nơi tập hợp các dòng điện trở về, độ tự cảm lại tăng đột ngột Người ta đã kiểm chứng, căng nhiều dòng điện trở về chạy qua thì cảm kháng lại căng tăng

- Để làm giảm hiệu ứng này, chúng ta sử dụng nhiều lỗ via, để dòng điện không cần tập trung quá nhiều vào 1 lỗ via Tuy nhiên cách này không thực tế trong mạch PCB mật độ cao Có cách khác thuộc phần khác

8 Với mạch PCB nhiều lớp:

- Trường hợp này, tín hiệu trên 1 mặt tìm 1 mặt phẳng tham chiếu để trả dòng điện trở về

Nó có thể lằ mặt phẳng nguồn hoặc đất

- Người ta chứng minh: mặt phẳng tín hiệu nằm giữa 2 mặt phẳng tham chiếu sẽ ít làm bức

xạ ra môi trường hơn

- Các đặc điểm của hệ thống phân phối nguồn điện 1 chiều lý tưởng:

• Cung cấp điện áp một chiều không đổi cho tải

• Không được lan truyền bất kỳ nhiễu xoay chiều nào do tải tạo ra

• Để có trở kháng xoay chiều 0Ω giữa nguồn và đất

- Để làm được điều đó : tốt nhất bố trí phân phối mạch điện nguồn phải giống hay song song với hệ thống đất Thực tế, điều này không phải lúc nào cũng cần thiết và thực hiện được.

- Bởi vì nhiễu của nguồn điện thường có thể được kiểm soát bằng cách tách nguồn điện thích hợp, sử dụng hệ thống phân phối lưới điện hoặc mặt phẳng điện, mặc dù điều này làcần thiết nhưng không quan trọng bằng một hệ thống nối đất thích hợp đã trình bày ở trên

Hình 14: Dòng điện quá độ khi không có tụ (A) và khi có tụ tách ly Cd (B).

- Khi cổng logic chuyển mức logic, thì dòng điện quá độ dI sinh ra trong mạch như hình 1A, dòng điện quá độ này chạy qua cả đất và nguồn Dòng điện chạy qua nguồn và điện cảm đất tạo ra điện áp nhiễu xuất hiện giữa các đầu nối đất và nguồn VCC của cổng logic Ngoài ra, dòng điện quá độ chạy xung quanh một vòng lặp lớn tạo nên một ăng-tenvòng hiệu suất cao

- Diện tích vòng lặp và điện cảm có thể giảm thiểu bằng cách cung cấp dòng điện quá độ

từ một nguồn khác, ví dụ từ một hay nhiều tụ điện nằm gần cổng Logic (hình 1B)

- Việc dùng tụ cách ly có 2 mục đích:

• Đầu tiên, nó cung cấp một nguồn điện tích gần IC để khi IC chuyển trạng thái, các tụ điện tách có thể cung cấp dòng điện quá độ cần thiết thông qua con đường trở kháng thấp

• Tụ tách cung cấp trở kháng xoay chiều thấp giữa nguồn và đất, giúp loại bỏ (hoặc ít nhất là giảm thiểu) nhiễu được IC đưa trở lại vào hệ thống nguồn / đất

9 Dòng điện quá độ

Hình 15: Dòng điện quá độ được tạo ra khi cổng logic CMOS chuyển đổi mức logic

- Khi cổng CMOS chuyển mức logic thì có 2 dòng điện quá độ khác nhau xảy ra

• Khi mức logic chuyển từ 0 sang 1, thì xuất hiện dòng quá độ IL sẽ nạp cho tụ CL (chỉ xuất hiện khi cổng logic được kết nối với đầu ra )

• Dòng quá độ thứ 2 Id xuất phát từ cấu trúc đầu ra cực totem pole của mạch, nó xảy ra

ở cả 2 quá trình chuyển đổi mức logic từ 0 sang 1, từ 1 sang 0 Qua một phần chu kỳ chuyển mạch, cả hai bóng bán dẫn đều bật một phần, điều này tạo ra một bước nhảy trở kháng thấp trên nguồn điện và tạo ra một dòng điện tạm thời Id như trong Hình

2 Dòng này xuất hiện ngay cả khi nó không được kết nối với đầu ra

9.1 Dòng tải quá độ

- Độ lớn của dòng tải quá độ có thể được xác định bằng cách xem xét ảnh hưởng của tải điện dung CL lên vi mạch Và được tính bằng công thức sau:

Trong đó:

• n: số lượng tải tương ứng với số tụ CL

• tr: thời gian tăng của dạng sóng đầu ra

• Vcc là điện áp cung cấp cho IC

- Ví dụ: Một thiết bị hoạt động từ nguồn điện 5 V với mức tăng 1 ns xung thời gian đầu ra, thúc đẩy 10 tải CMOS với 10 pF điện dung đầu vào mỗi tải sẽ có dòng I / O quá độ là

500 mA

9.2 Dòng quá độ bên trong IC

- Thường khó tính toán hơn dòng tải quá độ, và thường không được cung cấp số liệu dòng điện quá độ do IC sinh ra

- Một số bảng dữ liệu cung cấp thông tin về mức tiêu tán công suất bên trong bằng cách cung cấp giá trị điện dung tiêu tán Cpd được coi là điện dung tương đương bên trong của

vi mạch và một số bảng dữ liệu IC khác liệt kế giá trị dòng điện cung cấp điện động Iccd ( A/MHz), do đó dòng điện quá độ IL có thể được tính toán bằng 1 trong 2 công thức sau:

- Việc tách ly không phải chỉ là việc đặt 1 tụ gần IC để cung cấp dòng điện chuyển mạch như thể hiện trong hình 7A mà là đặt 1 mạng L – C gần IC để cung cấp dòng chuyển mạch quá độ cho IC như thể hiện trong hình 7B

Hình 16: Thực chất việc đặt tụ tách ly

- Điện cảm xuất phát từ 3 nguồn chính sau:

• Bản thân trên tụ tách

• Dây nối mạch PCB và lỗ via

• Khung dây bên trong mạch IC tích hợp