BÁO cáo THỰC HÀNH điện tử số bài 2 CỔNG LÔGIC (2) ĐỊNH NGHĨA – đặc TRƯNG

Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế vào cho các mức logic cao 1 và thấp 0 để đảm bảo sự làm việc ổn định của cổng logic hai trạng thái.. Nhận xét về khả năng tải của cổng

Trang 1

Họ và tên: Ma Thanh Hiển

Mã sinh viên: 19021451

BÁO CÁO THỰC HÀNH ĐIỆN TỬ SỐ BÀI 2

CỔNG LÔGIC (2) ĐỊNH NGHĨA – ĐẶC TRƯNG

I Các đặc trưng của cổng logic - TTL

2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

Trang 2

2.2 Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế vào cho các mức logic cao (1) và thấp (0) để đảm bảo sự làm việc ổn định của cổng logic hai trạng thái

Dựa theo bảng đo, ta có thể xác định được:

+ Khoảng thế của mức Logic thấp (0): từ 0 đến 0.8V

+ Khoảng thế của mức Logic cao (1): từ 2.57 V đến 5V

+ Khoảng thế của mức Logic không xác định: từ 0.8 V đến 2.57 V

2.3 So sánh kết quả đo giữa IC3 (có lối vào trigger Schmitt) với IC1 & IC2 Nhận xét về khả năng chống nhiễu và hoạt động tin cậy của yếu tố lối vào tới trigger Schmitt.

Với IC3, khoảng thế của mức chuyển trạng thái là 1.69V

Với IC1, IC2, khoảng thế của mức chuyển trạng thái lần lượt là 0.21V và0.22V

Như vậy, khoảng thế của mức chuyển trạng thái của IC3 lớn hơn nhiều củaIC1 và IC2 Điều này khiến cho IC3 có thể phân biệt mức logic cao và mứclogic thấp rõ ràng hơn.Vì vậy, khả năng chống nhiễu của IC3 tốt hơn

3 Đo dòng vào cổng logic TTL

Trang 3

4 Đo mức thế lối ra cổng logic TTL

Đo mức thế lối ra cổng NAND và XNOR

download by : skknchat@gmail.com

Trang 5

Nhận xét về khả năng tải của cổng logic khi trở tải nối đất.

Khả năng tải của cổng logic khi trở tải nối đất phụ thuộc nhiều vào giá trị của trởtải Trở có giá trị càng nhỏ, thế lối ra càng giảm va có thể dẫn đến nhiễu Càng mắcnhiều trở tải song song sẽ càng làm lối ra của cổng càng thấp dẫn đến hiện tượngnhiễu lối ra

Trang 6

5 Khả năng tải điện dung của cổng logic TTL

5.4 Khi chưa nối tải điện dung:

Trang 7

5.5 Nối F với lần lượt các chốt I, K, L, M

Nối F với I

Trang 8

Nối F với K

Nối F với L

Trang 9

Nối F với M

Trang 10

5.6 Tăng tần số máy phát của thiết bị chính cho đến khi lối ra IC4/b mất xung.

Giá trị tần số tới hạn: 83 kHz

5.7 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E

(trở tải R1) Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6 Quan sát và

vẽ lại dạng xung ở lối ra của IC4/a, IC4/b khi có tải điện dung và trở tải lên nguồnnhỏ hơn

Trang 11

5.8 Kết luận về khả năng tải điện dung của cổng logic.

Giá trị tụ càng lớn, khoảng chuyển tiếp (mức cao-thấp) của kênh B và C càng rộng;

độ rộng xung lẻ ra kênh C càng lớn

Vì vậy, khi tăng điện dung ở lối ra thì nhiễu lối ra của kênh càng lớn

6 Đặc trưng truyền của cổng logic TTL

Trang 13

2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS:

Dựa theo bảng đo, ta có thể xác định được:

+ Khoảng thế của mức Logic thấp (0): từ 0 đến 1.5 V

+ Khoảng thế của mức Logic cao (1): từ 2.1 V đến 5V

+ Khoảng thế của mức Logic không xác định: từ 1.5 V đến 2.1 V

2.3 So sánh khoảng thế làm việc lối vào của sơ đồ CMOS với TTL

Khoảng thế mức Logic thấp (0) của CMOS dài hơn của TTL nhưng khoảng thế củamức Logic cao (1) thì ngắn hơn

3 Đo mức thế lối ra của cổng logic CMOS:

Trang 15

IC1/a VDD = +5V VDD = +10V +VDD = +15V

3.2 So sánh khoảng thế làm việc lối ra của sơ đồ CMOS với TTL

Do việc mô phỏng chỉ thể hiện được 2 mức điện áp ở lối ra là 2.5 V và 5 V nên gặpphải vấn đề khi xác định thế ra ứng với các mới Logic

Trong thực tế, khoảng thế mức Logic thấp và mức Logic cao của CMOS khá ngắn(0V-0.33V và 4.4V-5V)

Trong khi đó, khoảng thế mức Logic thấp và mức Logic cao của TTL dài hơn 0.4V và 2.4V-5V)

(0V-4 Công suất tiêu tán của cổng logic CMOS

4.3 Nối các lối vào của IC1 xuống đất Đo dòng tiêu tán khi IC1 chưa hoạt động.

Nối các lối vào của IC1 lên nguồn +VDD Đo dòng tiêu tán khi IC1 chưa hoạtđộng

Trang 16

4.4 Đặt máy phát xung CLOCK GENERATOR của thiết bị chính DTLAB-201N ở

chế độ phát với tần số 1KHz Nối lối ra CMOS của máy phát xung với lối vào Acủa IC1/a

4.5 Quan sát và vẽ lại dạng xung ở lối ra của IC1/a.

Dạng xung ở lối ra

Trang 17

4.6 Nối lối ra C của IC1/a với L (tụ C3 = 4.7nF)

Quan sát và vẽ lại dạng xung ở lối ra của IC1/a

Dạng xung ở lối ra của IC1/a

Trang 18

Tăng tần số máy phát lên 5kHz và 10kHz Ghi giá trị dòng tiêu tán IDD theo cáctần số đo vào bảng D2-7

4.7 Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát ở lối ra CMOS có

biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết quả vào bảng D2-7

4.8 Thay đổi nguồn +VDD lên +15V (biên độ xung máy phát ở lối ra CMOS có

biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết quả vào bảng D2-7

Trang 19

5 Đặc trưng truyền của cổng

5.1 Nối mạch trong mảng D2-2 theo sơ đồ D2-2b Nối J3 để cấp thế cho biến trở

P2 Ban đầu đặt +VDD = +3.5V Sử dụng đồng hồ đo để đo thế vào và thế ra cổngCMOS

5.2 Vặn biến trở P2 để đặt thế Vi(D) = 0 Đo thế ra tại C của IC1/a

Thay đổi từ từ P2 để thế ra có các giá trị lần lượt như trong bảng D2-8, đo giá trịthế vào tương ứng Ghi giá trị đo vào bảng D2-8

Bảng D2-8

Vi(D) VOut(C) Vi(D) VOut(C) Vi(D) VOut(C) Vi(D) VOut(C)

Trang 20

Em không đo được bài này thầy ạ!

III Đặc trưng trễ của cổng Logic

1 Đặc trưng trễ của cổng logic TTL

- Kết quả mô phỏng:

Khoảng trễ (6 cổng) = 2.15uS – 2.05uS = 0.1uS

Trang 22

DS(E) LS7(A) LS8(B) Lối ra (C)

+ Giả sử nếu đầu vào V B(Q1) ở mức cao thì vì diode D3 thông nên nó cũng

sẽ bị ghim ở mức thế thấp Vì thế Q1 ngắt bất kể 2 đầu vào A-B ở mức nào, không có dòng I C(Q1) nên không có sụt thế trên R3; trong khi có dòng I C

(Q2) làm sụt thế trên trở R2 => diode D4 thông và ghim thế V B(Q3) ở

khoảng lớn hơn 0.7V đủ để Q3 thông Nhưng V E(Q3) cũng là V B(Q5) không

Trang 23

- Khi Enable = 0, Q2 bị ngắt dẫn đến không xuất hiện dòng I C(Q2) nên không

Trang 24

Bảng D2-12: (DIR = 1)

Trang 25

Bảng D2-13: (DIR = 0)

Kết luận: Khi tín hiệu enable đầu vào ở mức 0 thì đèn sẽ sáng/tắt tùy theo trạng thái đầu vào của cổng tương ứng Suy ra mạch trạng thái hoạt động ở mức thấp

Định dạng
Số trang	25
Dung lượng	1,06 MB