Các dặc trưng của cổng logic - TTL D2-1a: Đo mức thế ngưỡnghoạt động lối vào của cổng logic TTL Bảng D2-1 Vin nên nằm trong khoảng 0.99 cho mức logic thấp với IC1/a.. Vin nên nằm trong k
Trang 12-1dĐẠI HỌC QUỐC GIA HÀ NỘI
TRƯỜNG ĐẠI HỌC CÔNG NGHỆ
********
Báo cáo thực tập Điện tử số tuần 2
Họ tên sinh viên: Nguyễn Trọng Mạnh
Lớp tín chỉ: 2122I_ELT3102_25
Mã sinh viên: 19021484
Trang 2Các dặc trưng của cổng logic - TTL D2-1a: Đo mức thế ngưỡng
hoạt động lối vào của cổng logic TTL
Bảng D2-1
Vin nên nằm trong khoảng <0.79 cho mức logic cao và >0.99
cho mức logic thấp với IC1/a
Vin nên nằm trong khoảng <0.97 cho mức logic cao và >0.79
cho mức logic thấp với IC2/a
Vin nên nằm trong khoảng <0.79 cho mức logic cao và >0.99
cho mức logic thấp với IC3/a
Kết quả đo IC1 và IC3 tốt như nhau IC2 thì có thể sẽ có lỗi do khoảng
thế 0 và 1 trùng nhau
D2-1b: Đo dòng vào của cổng logic TTL
Trang 3Bảng D2-2
D2-1c: Đo mức thế lối ra của cổng logic TTL
Bảng D2-3
Trang 43IC2/a
IC3/a
D2-1d: Khả năng mắc tải ngoài của cổng logic TTL
Bảng D2-4
Vc
Trang 50 0 5 5 5 5
Ngắt J1, nối J2
Vc(V)
Nhận xét về khả năng tải của cổng logic khi trở tải nối đất
D2-1e: Sơ đồ đo khả năng mắc tải điện dung của cổng logic TTL
Bảng D2-5
Trang 6Biểu diễn sự phụ thuộc thế ra (trục y) theo thế vào (trục x)
Kết luận về khả năng tải điện dung của cổng logic: Khả năng tải điện dung của cổng logic tốt
Các đặc trưng của cổng CMOS
Trang 7D2-2a: Đo mức thế ngưỡng hoạt động của cổng logic CMOS
Bảng D2-6
Trang 8D2-2b: Đo mức thế lối ra của cổng logic CMOS
Bảng D2-7
So sánh khoảng thế làm việc lối ra của sơ đồ CMOS và TTL
Khoàng thế làm việc của CMOS lớn hơn TTL
So sánh khoảng thế làm việc lối ra của sơ đồ CMOS với TTL
Mức thế lối ra của CMOS lớn hơn TTL
Trang 9D2-2c: Sơ đồ đo công suất tiêu tán tĩnh của cổng logic CMOS
D2-2d: Sơ đồ đo công suất tiêu tán động của cổng logic CMOS
Trang 10Bảng D2-7
Bảng D2-8
VDD = +3,5V VDD = +5V VDD = +10V VDD = +15V Vi(D) Vo(C) Vi(D) Vo(C) Vi(D) Vo(C) Vi(D) Vo(C)
Biểu diễn đồ thị đặc trưng truyền của vi mạch CMOS khi chế độ nuôi khác nhau, trong đó trục y biểu diễn thế ra, trục x biểu diễn thế vào
Nhận xét về chọn thế nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch CMOS
Cả 3 mức Vdd trên đều làm tố đặc trưng truyền cho vi mạch CMOS
tuy nhiên nên chọn mức Vdd nhỏ để giảm tiêu thụ điện năng
Trang 11download by : skknchat@gmail.com
Trang 12Biểu diễn đồ thị đặc trưng truyền của vi mạch CMOS khi chế độ nuôi
khác nhau, trong đó trục y biểu diễn thế ra, trục x biểu diễn thế vào
Đặc trưng trễ của cổng logic TTL D2-3a: Sơ đồ
đo đặc trưng trễ của cổng logic TTL
td (6) = 800[ns]
Thời gian trễ cho 1 cổng logic TTL td (1) = td (6) / 6 = 133 [ns]
Trang 13D2-3b: Sơ đồ đo đặc trưng trễ của cổng logic CMOS
Bảng D2-9
Trang 14Nhận xét về ảnh hưởng của thế nuôi +VDD lên giá trị trễ của vi mạch CMOS
Giá trị nguồn nuôi tăng => Độ trễ tăng
Vi mạch logic 3 trạng thái D2-4a: Cấu trúc sơ
đồ vi mạch logic 3 trạng thái
Bảng D2-10
Giải thích nguyên tắc hoạt động
Khi E bằng 1 bjt Q4 dẫn nên D3 D4 đóng nên Q1 và Q2 đóng Q1 đóng dẫn đến Q5 đóng D4 đóng dẫn đến D6 mở, D6 mở dẫn đến Q3 làm việc ở chế độ bão hòa nên đèn sáng=> mức logic 1
Khi E=0 mạch hoạt động ở trạng thái enabled các mức logic sẽ tuân theo mạch NAND 2 lối vào thông thường
Trang 15D2-4b: Bộ chuyển đổi số liệu 1 chiều 3 trạng thái
Bảng D2-11
Trang 16D2-4c: Bộ chuyển số liệu 2 chiều 3 trạng thái
Bảng D2-12
A1 =1 A2 =0 A3=1 A4=0 A5=1 A6=0 A7=1 A8 = 0
Bảng D2-13
B1 =1 B2 =0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0
E = 1 A1 = 0 A2=0 A3 =0 A4=0 A5=0 A6=0 A7=0 A8 =0
E = 0 A1 = 1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8 =0
