CHƯƠNG 5. THIẾT KẾ MẠCH GIẢI MÃ REED-SOLOMON TRÊN FPGA
5.2 Kiến trúc và công cụ phát triển FPGA của Altera
5.2.1 Kiến trúc FPGA của Altera
Về cơ bản, FPGA của Altera cũng có kiến trúc tương tự các hãng khác, tuy nhiên mỗi hãng khác nhau có những thiết kế riêng của mình nhằm tối ưu các thông số và tăng hiệu suất. Ngoài ra, FPGA của Altera còn nhúng sẵn nhiều logic phần cứng đặc biệt khác để làm tăng hiệu suất như các PLL cho phép ta tăng hay giảm tỷ số clock với
Thiết kế mạch giải mã Reed-Solomon trên FPGA GVHD: ThS. Hồ Trung Mỹ độ sái dạng thấp. Hay các khối bộ nhớ cho phép ta thực hiện các bộ nhớ nhúng mà không cần dùng các phần tử logic, thậm chí là các bộ nhân tích hợp sẵn trong chip.
Hệ thống liên kết nối nhiều cấp, bố trí theo dạng ma trận cũng làm tăng khả năng liên kết giữa các khối logic giúp các ràng buộc về định thời dễ dàng thỏa mãn hơn.
Hình 5-3: Cấu trúc một logic Array block
Một logic array block là một khối gồm nhiều phần tử logic nằm gần nhau với các kết nối trực tiếp. Với các cấu trúc kiểu này,cho phép các thiết kế trung bình không bao gồm quá lớn các phần tử logic nằm rải rác khắp nới gây lãng phí và hiệu suất thấp mà tập trung thành một phân vùng với các kết nối ngắn hơn, nhanh hơn cho phép hiệu suất hoạt động cao hơn và tập trung hơn.
Thiết kế mạch giải mã Reed-Solomon trên FPGA GVHD: ThS. Hồ Trung Mỹ Hình 5-3 thể hiện một phần tử logic của Altera FPGA, cấu trúc của LE (logic element) khá phức tạp so với các logic block cơ bản ở trên với nhiễu đầu vào hơn cho phép thực hiện các chức năng phức tạp hơn với chỉ một phần tử logic, tuy nhiên việc thiết kế phần tử logic cơ bản quá phức tạp có thể dẫn tới những lẵng phí không cần thiết khi các chức năng bên trong logic element không được sử dụng hết. Vì thế, kiến trúc của các phần tử cơ bản của FPGA được các hãng đầu tư nghiên cứu rất kỹ để có được hiệu suất cao nhất với sự lãng phí là thấp nhất.
Hình 5-4: Cấu trúc một phần tử logic của Altera (Logic Element )
Thiết kế mạch giải mã Reed-Solomon trên FPGA GVHD: ThS. Hồ Trung Mỹ 5.2.2 Công cụ phát triển của Altera
Altera đã phát triển công cụ Quartus II cho phép chúng ta thiết kế và lập trình các chip FPGA của hãng này.
Hình 5-5: Quy trình thiết kế FPGA của Altera
Tương ứng với từng công đoạn trong qui trình thiết kế chip, Quartus II cung cấp cho ta các công cụ giúp chúng ta thực hiện các công đoạn đó một cách tự động với các yêu cầu do người thiết kế đưa ra.
Thực hiện thiết kế (System Design ) : Quartus II cho phép chúng ta thực hiện thiết kế với nhiều cách thức khác nhau như sử dụng ngôn ngữ mô tả phần cứng VHDL,Verilog, AHDL. Hoặc các công cụ đồ họa như sơ đồ mô tả khối (Block diagram), sơ đồ mạch (schematic) hay mô tả máy trạng thái (state machine)….
Ngoài ra Quartus II còn cho phép tạo các thiết kế sử dụng các file kịch bản tạo sẵn (script file).
Thiết kế mạch giải mã Reed-Solomon trên FPGA GVHD: ThS. Hồ Trung Mỹ
Hình 5-6: Các kiểu nhập thiết kế
Gán pin I/O (I/O Assignment) : Một công cụ khác có tên Pin planner cho phép chúng ta gán các chân I/O của thiết kế bằng giao diện đồ họa.
Hình 5-7: Pin planner
Thiết kế mạch giải mã Reed-Solomon trên FPGA GVHD: ThS. Hồ Trung Mỹ Trình phân tích và tổng hợp (Analysis & Synthesis) : thực hiện tổng hợp logic
để tối ưu thiết kế và thực hiện các kỹ thuật ánh xạ để thực hiện các thiết kế logic sử dụng các nguồn tài nguyên của thiết bị như các phần tử logic (logic element), phần tử I/O, nguồn clock, mảng nhớ nhúng hay các khối DSP block…. Giai đoạn này cũng tạo ra một cơ sở dữ liệu tích hợp các file thiết kế (kể cả các file netlists từ các công cụ tổng hợp từ công ty khác). Khi sử dụng file netlist dạng EDIF và VQM tạo bởi công cụ của các công ty khác, trình phân tích và tổng hợp sẽ thực hiện tổng hợp các logic và thực hiện các ánh xạ như là một hộp đen.
Đặt và đi dây (Places and routes) : Một công cụ gọi là Fitter sẽ thực hiện việc quyết định đặt các phần tử của thiết kế và thực hiện kết nối dây giữa chúng.
Assembler : Công cụ này chuyển tất cả các thông tin đã làm từ các bước trên thành file cấu hình mà có thể lập trình cho thiết bị.
Programming : công cụ này thực hiện việc lập trình cho các thiết bị FPGA
Hình 5-8: Quartus II programmer