Bài thực hành các hệ thống truyền thông 4

ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ ASK: Thiết kế mạch điều chế số ASK với tín hiệu nhị phân hình 7.1 với các thông số sau: Bernoulli Binary Generator: Initial seed: randseed Sample time: 1/100 S

Họ và tên: Ngô Minh Nghĩa

MSSV: 1620305

Lớp: 16DTV1

Ca: Ca 6 (Thứ 3, 15h – 17h)

BÁO CÁO

Bài thực hành tuần 4

Môn: TH Các hệ thống truyền thông

B THỰC HÀNH

1 ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ ASK:

Thiết kế mạch điều chế số ASK với tín hiệu nhị phân hình 7.1 với các thông số sau:

Bernoulli Binary Generator:

Initial seed: randseed Sample time: 1/100 Sine Wave: 5V, 200 Hz, Sample time:1/4000

AWGN channel:

Mode: Variance from mark Initial seed: randseed

Variance: 0 Discrete RMS Value:

Fundamental frequency (Hz): 200

Sample time: 1/4000 Relay:

Switch on point: 3 Output when on: 1 Switch off point: 3 Output when off: 0 Sample time: 1/100

Zero-Oder Hold: 1/100

Câu 1: Xác định tốc độ bit của tín hiệu dữ liệu, chức năng của Discrete RMS Value, Relay, và Zero-Oder Hold

- Tốc độ bit của tín hiệu dữ liệu là 100 bps

- Discrete RMS Value: loại bỏ tần số bên trong, lấy đường bao của tín hiệu sau khi điều chế ASK

- Relay: quyết định ngưỡng của bit 0 và bit 1

- Zero – Order Hold : điều chỉnh lại tín hiệu cho đủ bit

Câu 2: Tính số chu kỳ sóng mang cho một bit thông tin

Chu kì của sóng mang cho một bit thông tin là 2 (2 chu kì cho 1 bit)

Câu 3: Vẽ tín hiệu tại ngõ 1 và 2 của Scope

Câu 4: Tính công suất trung bình của tín hiệu ASK

25 6 2

0 2 5

2

2

P

Câu 5: Tính công suất nhiễu với các Variance sau:

Variance Công suất nhiễu

Câu 6: Thay đổi các chỉ số variance của kênh truyền AWGN và thiết lập bảng đếm lỗi sau Nhận xét (Chú ý: chỉ đếm tới 2e4 bit, receive delay 1)

Nhận xét: Tỉ lệ BER (Bits Error Rate) tăng dần khi giá trị variance của kênh

truyền tăng

2 ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FSK

Thiết kế mạch điều chế số FSK với tín hiệu nhị phân có tốc độ 100 bps như hình 7.2 với các thông số tương tự bài ASK:

Sine Wave1: 5V, 400 Hz, Sample time:1/4000

Sine Wave: 5V, 200 Hz, Sample time:1/4000

Digital Filter Design: Lọc bỏ tần số 200 Hz

Câu 1: Vẽ tín hiệu tại ngõ 1 và 2 của Scope

Câu 2: Cho biết thông số thiết kế lọc để loại bỏ tần số 200 Hz

Digital Filter Design:

High Pass Filter

FIR: Window Hamming

Specify order:20

Fs: 4000 Fc: 300

Câu 3: Quan sát tín hiệu tại ngõ thứ 4 của Scope Xác định thông số khối Relay Relay:

Switch onpoint:2 Output when on: 1

Switch offpoint:2 Output when off: 0

Sample time:1/100

Câu 4: Thay đổi các chỉ số variance của kênh truyền AWGN và thiết lập bảng đếm lỗi sau Nhận xét (Chú ý: chỉ đếm tới 2e4 bit, receive delay 1)

Nhận xét: Tỉ lệ bit lỗi tăng khi tăng Variance của kênh truyền AWGN và tăng

nhanh hơn ASK

III ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ PSK

Thiết kế mạch điều chế số PSK với tín hiệu nhị phân có tốc độ 100 bps như hình 7.3 với các thông số tương tự bài trước:

Sine Wave: 5V, 200 Hz, Sample time:1/4000

Sine Wave1: 5V, 200 Hz, Sample time:1/4000

Digital Filter Design: Thiết kế lọc để giữ lại thành phần DC

Câu 1: Vẽ tín hiệu tại ngõ 1 và 2 của Scope

Câu 2: Cho biết biểu thức toán học của tín hiệu sau bộ nhân (Product)

bit 1 : sin(2πft).sin(2πft) =(1/2) - (1/2)cos(4πft)

bit 0 : -sin(2πft).sin(2πft) = (-1/2) + (1/2)cos(4πft)

Câu 3: Vẽ phổ tín hiệu sau bộ nhân (Product)

Câu 4: Thiết kế lọc để giữ lại thành phần DC Digital Filter Design:

Low Pass Filter FIR: Window Hamming

Specify order: 40

Fs: 4000 Fc: 300

Câu 5: Quan sát tín hiệu tại ngõ thứ 4 của Scope Xác định thông số khối Relay

Relay:

Switch on point: 0 Output when on: 1

Switch off point: 0 Output when off: 0

Sample time: 1/100

Câu 6: Thay đổi các chỉ số của kênh truyền AWGN và thiết lập bảng đếm lỗi Nhận xét

20 0

Nhận xét: Điều chế PSK chỉ xảy ra lỗi khi Variance của kênh truyền tăng rất lớn

=> kiểm soát lỗi tốt hơn FSK và ASK