ĐỀ CƯƠNG CHI TIẾT CƠ SỞ THIẾT KẾ VLSI Học viện Kỹ thuật mật mã

Trong sơ đồ này cổng đảo được tạo ra trên substrate loại p nhưng pMOS yêu cầu miền body là loại n nên nwell được khuếch tán vào substrate trong vùng lân cận.nMOS có nguồn và máng loại n và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.pMOS có nguồn và máng loại p và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.Các miền polysilicon của 2 tran được nối với nhau tạo thành ngõ vào A. Miền nguồn nMOS được nối với GND, pMOS nối với Vdd. Các miền máng của 2 tran được nối bằng kim loại để tạo ra ngõ ra Y. Một lớp SiO2 dày hơn ngăn không cho kim loại nối tắt với những lớp khác ngoại trừ các nơi các tiếp xúc được khắc axit.Substrate phải được nối với điện áp thấp để tránh không phân cực thuận tiếp giáp pn giữa substrate loại p với nguồn máng n của nMOS, nwell nối với điện áp cao.Quá trình chế tạoOxi hóa wafer để tạo thành lớp SiO2 trên bề mặt, oxide này được định khuôn mẫu để xác định nwell. Chất cản quang được kéo trên wafer, ánh sáng truyền qua nơi mà nwell sẽ hiện diện.Chất cản quang được loại bỏ để phô bày oxide. Oxide được khắc axit mạnh HF tại những nơi không có chất cản quang, tiếp đến lướp chất cản quang sẽ được loại bỏ bằng cách khắc axit piranha.Well đã được tạo ra tại nơi mà substrate không được phủ bới oxide, có thể đưa chất kích tạp bằng cách khuếch tán diffusion hoặc cấy ion. Trong qua trình khuếch tán, wafer được đặt trong lò nung cùng với khí chứa chất kích tạp. Sau cùng phần oxide còn lại được loại bỏ bằng HF còn lại wafer trần với các well ở vị trí thích hợp.Tiếp theo là các miền cổng các tran được tạo thành. Miền này bao gồm silicon đa tinh thể, bên trên lớp oxide mỏng. Wafer được đặt vào lò phản ứng cùng với SiH4 và nung nóng để lớp polysilicon được kích tạp nhiều để tạo thành chất dẫn điện tốt, và wafer được định khuôn mẫu bằng chất cản quang và mặt nạ polysilicon, để lại các miền cổng polysilicon.Những miền n được khuếch tán tạo thành miền tích cực của tran và tiếp xúc well, giống như well, lớp oxide bảo vệ được hình thành và được định nghĩa khuôn mẫu bằng mặt nạ ndiffusion để phơi bày nhwunxg miền chất kích tạp tần đến. Những miền n thường được tạo bằng việc cấy ion, sau cùng oxide bảo vệ được lột bỏ.Qáu trình lặp lại đối với mặt nạ pdifusion. Oxide trường dày được phủ lên chip để cách ly wafer khỏi kim looiaj và được định khuôn mẫu bằng mặt nạ tiếp xúc để lại accs đường tiếp xúc.Kim loại nhôm sẽ được thổi lên trên toàn bộ wafer, lấp đầy các đường cắt tiếp xúc. Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc axit thể plasma để loại bỏ kim loại ở mọi nơi trừ nơi những dây dẫn cần được giữ nguyên.

Đề Cương Cơ Sở Thiết Kế VLSI

I LÝ THUYẾT

1 Layout và chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo

2 Các chế độ làm việc của MOS transistor

3 Chế tạo NMOS và PMOS

4 Quan hệ giữa dòng điện và điện áp

5 Công nghệ xử lý CMOS, thực hiện các quy trình sau:

1 Vẽ đặc tuyến dòng điện – điện áp trong các transistor MOS

2 Tính toán các tham số mạch điện: trì hoãn mạch (trì hoãn tăng, trì hoãn giảm), nỗlực logic, trì hoãn ký sinh

3 Thiết kế các mạch logic cơ bản: chú thích mạch điện bằng các điện dung và điệntrở, Phác thảo mạch điện theo các quá trình chuyển đổi đầu ra giảm, tăng

4 Viết các chương trình thiết kế và mô phỏng các phần tử logic cơ bản bằng VHDL (Bỏ qua khai báo thư viện)

1

pMOS có nguồn và máng loại p và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.Các miền polysilicon của 2 tran được nối với nhau tạo thành ngõ vào A Miền nguồnnMOS được nối với GND, pMOS nối với Vdd Các miền máng của 2 tran được nốibằng kim loại để tạo ra ngõ ra Y Một lớp SiO2 dày hơn ngăn không cho kim loại nốitắt với những lớp khác ngoại trừ các nơi các tiếp xúc được khắc axit.

Substrate phải được nối với điện áp thấp để tránh không phân cực thuận tiếp giáp p-ngiữa substrate loại p với nguồn máng n của nMOS, n-well nối với điện áp cao

Mặt cắt ngang cổng đảo với các tiếp xúc substrate và well

Quá trình chế tạo

- Oxi hóa wafer để tạo thành lớp SiO2 trên bề mặt, oxide này được định khuônmẫu để xác định n-well Chất cản quang được kéo trên wafer, ánh sáng truyềnqua nơi mà n-well sẽ hiện diện

2

- Chất cản quang được loại bỏ để phô bày oxide Oxide được khắc axit mạnh HFtại những nơi không có chất cản quang, tiếp đến lướp chất cản quang sẽ đượcloại bỏ bằng cách khắc axit piranha.

- Well đã được tạo ra tại nơi mà substrate không được phủ bới oxide, có thể đưachất kích tạp bằng cách khuếch tán diffusion hoặc cấy ion Trong qua trìnhkhuếch tán, wafer được đặt trong lò nung cùng với khí chứa chất kích tạp Saucùng phần oxide còn lại được loại bỏ bằng HF còn lại wafer trần với các well ở

vị trí thích hợp

- Tiếp theo là các miền cổng các tran được tạo thành Miền này bao gồm silicon

đa tinh thể, bên trên lớp oxide mỏng Wafer được đặt vào lò phản ứng cùng vớiSiH4 và nung nóng để lớp polysilicon được kích tạp nhiều để tạo thành chấtdẫn điện tốt, và wafer được định khuôn mẫu bằng chất cản quang và mặt nạpolysilicon, để lại các miền cổng polysilicon

- Những miền n được khuếch tán tạo thành miền tích cực của tran và tiếp xúcwell, giống như well, lớp oxide bảo vệ được hình thành và được định nghĩakhuôn mẫu bằng mặt nạ n-diffusion để phơi bày nhwunxg miền chất kích tạptần đến Những miền n thường được tạo bằng việc cấy ion, sau cùng oxide bảo

vệ được lột bỏ

- Qáu trình lặp lại đối với mặt nạ p-difusion Oxide trường dày được phủ lênchip để cách ly wafer khỏi kim looiaj và được định khuôn mẫu bằng mặt nạtiếp xúc để lại accs đường tiếp xúc

- Kim loại nhôm sẽ được thổi lên trên toàn bộ wafer, lấp đầy các đường cắt tiếpxúc Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc axitthể plasma để loại bỏ kim loại ở mọi nơi trừ nơi những dây dẫn cần được giữunguyen

Câu 2: Các chế độ làm việc của MOS transistor

Xét nMOS, có 3 chế độ hoạt động

Chế độ ngưng(cutoff)

Ids = 0

3

Nguồn và máng có điện tử tự do, thân có lỗ tự do nhưng không có điện tự tự do Cáctiếp giáp than- nguồn hoặc máng được phân cực ngược nên hầu như không có dòngđiện chạy qua.

Bão hòa

Vgs > Vt, Vds lớn, transistor hoạt động như 1 dòng điện và trở nên độc lập với VdsDòng Ids chỉ bị điều khiển bởi điện áp cổng và không còn bị ảnh hưởng bở máng

Câu 3: Chế tạo NMOS và PMOS.

Mỗi Transistor bao gồm 1 stack bao gồm cổng dẫn điện, lớp cách điện SiO2 vàsubstrate

4

nMOS được xây dựng trên than loại -p và những miền bán dẫn loại -n gần cổng có

tên là nguồn(source) và máng(drain)

Thân của nMOS được nối đất, tiếp giáp p-n từ nguồn và máng đến thân được phâncực ngược, nếu cổng cũng nối đất, không có dòng điện nào chạy ngang qua các tiếpgiáp phân cực ngược, khi đó transistor tắt Nếu điện áp cổng tăng và đủ lớn, số lượngđiện tử vượt quá số lỗ và một miền mỏng bên dưới cổng được hình thành gọi là kênhđược nghịch chuyển để hoạt động như là chất bán dẫn loại n, do vậy 1 đưỡng dân cáchạt mang điện được hình thành từ nguồn đến máng và chảy qua kênh, lúc nàytransistor dẫn

pMOS thì ngược lại, bao gồm các miền nguồn và máng loại –p cùng với

thân loại –n Trong công nghệ CMOS với cả hai Transistor đều được sử dụng,

substrate là loại –n hoặc –p

Thân pMOS được giữ ở điện áp cao, khi cổng cũng ở mức điện áp cao, các tiếp giápgiữa nguồn và máng được phân cực ngược và không có dòng điện chảy qua nêntransistor tắt Khi điện áp cổng giảm xuống thấp và đủ thấp tại cổng nghịch chuyểnkênh, 1 đường dẫn các hạt mang điện dương được hình thành từ nguồn đến máng vàdòng điện chạy qua kênh, khi đó transistor dẫn

Câu 4: Quan hệ giữa dòng điện và điện áp.

Trong miền ngưng không có kênh và hầu như dòng điện chạy từ máng đến nguồnbằng 0 Trong các miền khác, cổng thu hút hạt mang điện để tạo thành kênh Điện tửtrôi từ nguồn đến máng tốc độ tỉ lệ với trường điện giữa các miền này

cổng thu hút hạt mang điện (điện tử) để tạo thành kênh

điện tích trong kênh Qchannel là:

Cg là điện dung của cổng đến kênh, Vgc -Vt là lượng điện áp thuhút điện tích đến kênh vượt quá mức tối thiểu cần có để nghịch chuyển từ p thành n

Nếu cổng có chiều dài L, bề rộng W và bề day oxide là tox, điện dung là:

Trong đó hằng số điện môi εox đối với SIO2 và ε0 là hằng số điện môiox đối với SIO2 và εox đối với SIO2 và ε0 là hằng số điện môi0 là hằng số điện môicủa chân không, 8.85 x 10-14 F/cm

Hằng số tỉ lệ μ được gọi là độ linh động (mobility)

5

Trường điện E là sai biệt giữa điện áp nguồn và máng Vds chia cho chiều dài kênh

Thời gian cần có để hạt mang điện đi ngang qua kênh bằng chiều dài kênh chia cho vận tốc của hạt mang điện L/v dòng điện giữa nguồn và máng là:

2(V¿ )2V ds>V dsat bão hòa

tuyếntính

Câu 5: Công nghệ xử lý CMOS? Thực hiện các quy trình?

Những công nghệ CMOS:

6

Kỹ thuật in ảnh litô

Việc định khuôn mẫu nhận được thông qua quá trinhg xử lý được gọi là kỹ thuật inảnh lito Phương pháp này dung để xác định nhwunxg bề mặt cần quan tâm trênwafer thông qua việc sử dụng chất cản quang Wafer được phủ 1 lớp chất cản quang

và chiếu ánh sáng có lựa chọn thông qua mặt nạ quang Tiếp đến dung môi được sửdụng để làm tan chất cản quang không được phơi sáng, để lại những phần chất cảnquang được phơi sáng không hòa tan được Mặt nạ quang(lưới) nhỏ hơn so với wafer,mỗi động cơ bước di chuyển lưới này đến những vị trí liên tiếp nhau để phơi hoàntoàn wafer Bước sóng của nguồn ánh sáng chi phối kích thước đặc trưng tối thiểu cóthể in được

Hình thành well và kênh.

Cấy ion là phương pháp cấy well và nguồn/máng chuẩn được sử dụng hiện nay.Trong qua tình xử lsy triple-well, trước tiên 1 n-well sâu được đẩy vào trong substrateloại p thường bằng cách sử dụng cấy ion năng lượng cao MeV Việc cấu ở 2-3MeV

có thể được n-well từ 2,5-3µm Tiếp đến là ác miền n-well và p-well cạn hơn đượccấy, sau khi các well được hình thành, các mức kích tạp có thể điều chỉnh để thiết lậpđiện ps ngưỡng theo mong muốn

Cách ly

Dù không được tạo cùng 1 lúc nhưng các phần riêng rẽ trong quá trình xử lý CMOScần được cách ly với nhau sao cho chúng không có những tương tác không mong đợivới nhau Kế đến là việc ngăn ngừa sự hình thành của 1kênh mos kí sinh, điều nàyđạt được bằng cách sử dụng oxide mỏng đối với phần cổng, dày hơn với phần khác.Oxide dày hơn làm tăng điện áp ngưỡng và giá trị điện áp cấp ddieenj nên ngăn ngừakhông có kênh hình thành trong substrate Trong quá trình xử lý cổng kim loại có lớpOxide mỏng đồng đều, khuếch tán chắn kênh bao quanh mỗi transistor và là phương

7

pháp duy nhất cách ly các transitor Việc cách ly dung rãnh sẽ dễ dàng hơn việc cách

ly phản ứng dễ bị ảnh hưởng bởi nhiễu của chip khỏi những phần số

Oxide cổng

Oxide cổng phổ biến nhất là SiO2, trong trường hợp các miền nguồn máng được xácđịnh bằng STI, Oxide cổng được phát triển bên trên cấu trúc đã làm phẳng Cấu trúcOxide này là chổng cổng (gate stack) Nhiều quá trình xử lý ở thế hệ 180nm và muộnhơn cung cấp tối thiểu hai bề mặt dày Oxide Một quá trình xử lý cung cấp nhiều hơn

1 Oxide cho các Transistor logic để cho phép những thỏa hiệp giữa tốc độ và dòngđiện rỉ cổng

Hình thành cổng và máng/nguồn

Các bước xác định cổng, nguồn, máng trong cổng polysilicon tự sắp hàng:

- Phát triển Oxide cổng ở nơi mà các Transistor được cấp điện, nơi khác sẽ cóoxide dày

- Lắng đọng polysilicon trên chip

- Tạo khuôn mẫu polysilicon trên chip

- Khắc axid Oxide cổng đã được phơi

- Cấy ion các miền nguồn và máng

Tiếp xúc và tạo kim loại

Các đoạn tiếp xúc được thực hiện cho nguồn, máng và cổng tương ứng với mặt nạtiếp xúc, là khoảng trống được khắc acid trong điện môi của các khoảng ngắn nguồn /máng Trong 1 quá tình xử lý, tungsten được sử dụng làm lớp linh kiện nối cục bộ Tạo kim loại là quá trình xây dựng những dây dẫn để kết nối các linh kiện Nguyên tử

Al được làm cho bốc hơi và lắng động trên wafer, tạo ra plasma khí bằng các ion hóatrơ, các ion tập trung trên bìa Al và plasma đánh bật những nguyen tử kim loại, tiếpđến những nguyên tử kim loại này được lắng đọng trên wafer Khắc acid ướt hoặckhô được sử dụng đẻ loại bỏ kim loại không mong muốn.Các via theo sau và việc tạokim loại được áp dụng

II, Bài tập

Câu 1 Vẽ đặc tuyến dòng điện – điện áp trong các transistor MOS.

8

(Thông tin thêm lý thuyết)

Quan hệ giữ dòng điện và điện áp

Như đã giới thiệu ở trên, Transistor MOS có 3 miền hoạt động:

- Miền ngưng (cutoff) hoặc dưới ngưỡng (subthreshold)

- Miền tuyến tính hoặc không bão hòa

- Miền bão hòa

Ta hãy bắt đầu từ mô hình bậc nhất (Shockley lý tưởng) lên quan đến dòng điện vàđiện áp (I-V) của Transistor NMOS trong từng miền đã nêu Trong miền cutoff (Vgs

< Vt, không có kênh và hầu như dòng điện từ máng đến nguồn bằng 0 Trong nhữngmiền khác, cổng thu hút hạt mang điện (điện tử) để tạo thành kênh Điện tử trôi từnguồn đến máng ở tốc độ tỉ lệ với trường điện giữa các miền này Vậy thì ta có thểtính dòng điện nếu ta biết lượng điện tích trong kênh và tốc độ ở đó hạt mang điện dichuyển Ta biết rằng điện tích trên mỗi bản tụ điện là Q = CV Như vậy, điện tíchtrong kênh Qchannel là:

(2.1)

9

Hình 2.6 Điện áp trung bình cổng đến kênh.

10

Trường điện E là sai biệt giữa điện áp nguồn và máng Vds chia cho chiều dàikênh.

Thời gian cần có để hạt mang điện đi ngang qua kênh bằng chiều dài kênh chia cho vận tốc của hạt mang điện L/v Do vậy, dòng điện giữa nguồn và máng là lượng tổngđiện tích trong kênh chia cho thời gian cần có để đi ngang qua kênh

Phương trìn (2.5) mô tả miền hoạt động tuyến tính với Vgs > Vt, nhưng Vda tương đối nhỏ Miền này được gọi là tuyến tính hoặc có tính điện trở là do Vds/2 < Vgs - Vthầu như tăng tuyến tính theo Vds, giống như một điện trở lý tưởng Các thông số phụ thuộc vào hình học và công nghệ đôi khi được gom chung thành hệ số duy nhất β Không nên nhầm lẫn công dụng này của β với cùng ký hiệu được sử dụng cho tỉ số dòng điện cực thu trên dòng điện cực nên trong Transistor lưỡng cực (biporlar

Transistor)

11

Tương ứng với mô hình bậc nhất, dòng điện bằng 0 với các điện áp cổng nhỏ hơn Vt Với những điện áp cổng cao, dòng điện tăng tuyến tính theo Vda khi Vds nhỏ Khi Vda đạt đến điểm bão hòa Vga - Vt dòng điện cuộn tròn và sau cùng trở thành độc lập với Vds khi Transistor bão hòa.

Transistor PMOS hoạt động theo cùng cách nhưng với các dấu ngược lại và đặc tính I-V ở phần tư thứ 3 như được trình bày ở hình 2.8 Độ linh động của lỗ trong Silicon thường thấp hơn so với độ linh động của điện tử Điều này có nghĩa là Transistor PMOS cung cấp dòng điện nhỏ hơn so với Transistor NMOS có cùng kích thước và như vậy châm hơn

13

Câu 2: Tính toán các tham số mạch điện: trì hoãn mạch (trì hoãn tăng, trì hoãn

giảm), nỗ lực logic, trì hoãn ký sinh.

14

Bảng nỗ lực Logic của các cổng thông dụng

- Nỗ lực Logic có thể được tính bằng cách phác họa các cổng Các cổng đảo, NAND, NOR, với các bề rộng transistor được chọn để nhận được điện trở đơn

vị, giả sử pMOS có điện trở gấp đôi điện trở của nMOS

16

Cổng NOT có 3 đơn vị điện dung ngõ vào Cổng NAND có 4 đơn vị điện dungngõ vào nên nỗ lực Logic là 4/3.

Tườn tự cổng NOR có 5 đơn vị điện dung ngõ vào nên nỗ lực Logic là 5/3

**Elmore Delay ()

Mô hình trễ Elmore [Elmore48] ước tính độ trễ từ nguồn chuyển sang một trong các nút lá thay đổi như tổng trên mỗi nút i của điện dung Ci trên nút, nhân với điện trở hiệu dụng Rủi ro trên đường chia sẻ từ nguồn tới nút và lá Ứng dụng của độ trễ Elmore được minh họa rõ nhất qua các ví dụ

Ví dụ 1: Tính toán độ trễ Elmore cho Vout trong hệ thống RC bậc 2 từ Hình 4.10.

GIẢI: Đoạn mạch có nguồn và hai nút Tại nút n1, điện dung là C1 và điện trở củanguồn là R1 Tại nút Vout, điện dung là C2 và điện trở của nguồn là (R1 + R2) Do

đó, độ trễ Elmore là tpd = R1C1 + (R1 + R2) C2, giống như hằng số thời gian duynhất được dự đoán trong EQ (4.13) Lưu ý rằng các điện trở hiệu dụng phải tính đến

hệ số ln 2

VD2: Ước tính tpd cho một bộ biến tần điều khiển m bộ biến tần giống nhau.

GIẢI: Hình 4.12 cho thấy một mạch tương đương cho quá trình chuyển đổi rơixuống Mỗi biến tần tải trình bày 3C đơn vị điện dung cổng, tổng cộng là 3mC Nútđầu ra cũng nhận thấy điện dung 3C từ bộ khuếch tán cống của biến tần điều khiển.Điện dung này được gọi là ký sinh vì nó là một tác dụng phụ không mong muốn củanhu cầu làm cho cống đủ lớn để tiếp xúc Điện dung ký sinh độc lập với tải mà biếntần đang chạy Do đó, tổng điện dung là (3 + 3m) C Điện trở là R nên độ trễ Elmore

là tpd = (3 + 3m) RC Mạch tương đương cho quá trình chuyển đổi tăng cho kết quảtương tự

VD3: Lặp lại ví dụ 2 nếu trình điều khiển là w nhân với kích thước đơn vị

17

GIẢI: Hình 4.13 cho thấy mạch tương đương Các bóng bán dẫn điều khiển có chiều rộng gấp w lần, do đó, điện trở hiệu dụng giảm một hệ số w Điện dung khuếch tán tăng một hệ số w Độ trễ Elmore là tpd = ((3w + 3m) C) (R / w) = (3 + 3m / w) RC

De fi ne fanout của cổng, h, là tỷ số giữa điện dung tải và điện dung đầu vào (Điện dung khuếch tán không được tính trong fanout.) Điện dung tải là 3mC Điện dung đầu vào là 3wC Do đó, biến tần có tốc độ h = m / w và độ trễ có thể được viết là (3 +3h) RC

VD4: (Hình 4.14) Nếu một bóng bán dẫn đơn vị có R = 10 k <và C = 0,1 fF trong quy trình 65 nm, hãy tính độ trễ, tính bằng pico giây (ps), của bộ nghịch lưu trong Hình 4.14 với fanout là h = 4

GIẢI: Sản phẩm RC trong 65 quy trình nm là (10 k <) (0,1 fF) = 1 ps Với h = 4, độtrễ là (3 + 3h) (1 ps) = 15 ps Đây được gọi là độ trễ biến tần fanout-of-4 (FO4) và làđại diện của độ trễ cổng trong một mạch điển hình Hãy nhớ rằng một pico giây làmột phần nghìn tỷ giây Biến tần có thể chuyển đổi khoảng 66 tỷ lần mỗi giây Tốc

độ tuyệt vời này giải thích một phần khả năng tuyệt vời của các mạch tích hợp

Thường hữu ích khi biểu thị độ trễ ở dạng không phụ thuộc vào quy trình để cácmạch có thể được so sánh dựa trên cấu trúc liên kết hơn là tốc độ của quy trình sảnxuất Hơn nữa, với một thước đo độ trễ độc lập với quy trình, kiến thức về tốc độmạch thu được khi làm việc trong một quy trình có thể được chuyển sang một quytrình mới Quan sát rằng độ trễ của biến tần fanout-of-1 lý tưởng không có điện dung

ký sinh là Y = 3RC 1 [Sutherland99] Chúng tôi biểu thị độ trễ chuẩn hóa d liên quan

đến độ trễ biến tần này:

18

Ví dụ 5: Ước tính tpdf và tpdr cho cổng NAND 3 đầu vào từ Ví dụ 4.2 nếu đầu ra được tải với h cổng NAND giống nhau Hình 4.15.

GIẢI: Mỗi tải cổng NAND có 5 đơn vị điện dung trên một đầu vào nhất định Hình4.15 (a) cho thấy mạch tương đương bao gồm tải cho quá trình chuyển đổi rơi xuống.Nút n1 có điện dung 3C và điện trở nối đất R / 3 nút n2 có điện dung 3C và điện trở(R/3 + R/3) nối đất Nút Y có điện dung (9 + 5h) C và điện trở (R/3 + R/3 + R/3) vớiđất Độ trễ Elmore đối với đầu ra giảm là tổng của các sản phẩm RC này,

tpdf = (3C) (R/3) + (3C) (R/3 + R/3) + ((9+ 5h) C) (R/3 + R/3 + R/3) = (12 + 5h)

RC Hình 4.15 (b) cho thấy mạch tương đương cho quá trình chuyển đổi rơi xuống.

Trong trường hợp xấu nhất, hai đầu vào bên trong là 1 và đầu vào bên ngoài giảmxuống Y được kéo đến VDD thông qua một bóng bán dẫn pMOS duy nhất Các bóngbán dẫn ON nMOS đóng góp điện dung ký sinh làm chậm quá trình chuyển tiếp Nút

Y có điện dung (9 + 5h) C và điện trở R của nguồn VDD Nút n2 có điện dung 3C.Điện trở liên quan chỉ là R, không phải (R + R / 3), vì đầu ra chỉ được sạc qua R Đây

là ý nghĩa của điện trở trên đường dẫn chia sẻ từ nguồn (VDD) đến nút (n2) và chiếc

lá (Y) Tương tự, nút n1 có điện dung 3C và điện trở R Do đó, độ trễ Elmore đối vớiđầu ra tăng là :

tpdr = (15 + 5h) RC

Điện trở R / 3 không góp phần vào sự chậm trễ này Thật vậy, chúng che chắn các điện dung khuếch tán, không cần phải tích điện hết trước khi Y tăng Do đó, độ trễ Elmore là thận trọng và độ trễ thực tế có phần nhanh hơn Mặc dù cổng có điện trở kéo lên và xuống bằng nhau, nhưng độ trễ không hoàn toàn bằng nhau vì điện dung

trên các nút bên trong

** Delay parasitic.

Độ trễ ký sinh của cổng là độ trễ của cổng khi nó truyền tải bằng không Nó có thểđược ước tính với các mô hình trễ RC Một phương pháp thô sơ tốt cho việc tính toántay là chỉ đếm điện dung khuếch tán trên nút đầu ra Ví dụ, hãy xem xét các cổng

19

trong Hình 4.22, giả sử mỗi bóng bán dẫn trên nút đầu ra có tiếp điểm khuếch táncống riêng của nó Chiều rộng bóng bán dẫn được chọn để cung cấp điện trở R trongmỗi cổng Biến tần có ba đơn vị điện dung khuếch tán trên đầu ra, do đó, độ trễ kýsinh là 3RC = Y Nói cách khác, độ trễ ký sinh chuẩn hóa là 1 Nói chung, chúng ta

sẽ gọi độ trễ ký sinh chuẩn hóa là pinv.pinv là tỷ số giữa điện dung khuếch tán vàđiện dung cổng trong một quá trình cụ thể Nó thường gần bằng 1 và sẽ được coi là 1trong nhiều ví dụ cho đơn giản NAND 3 đầu vào và NOR đều có 9 đơn vị điện dungkhuếch tán trên đầu ra, do đó độ trễ ký sinh lớn gấp ba lần (3pinv, hoặc đơn giản là3) Bảng 4.3 ước tính độ trễ ký sinh của các cổng chung Tăng kích thước bóng bándẫn làm giảm điện trở nhưng tăng điện dung tương ứng, do đó, độ trễ ký sinh, theothứ tự đầu tiên, không phụ thuộc vào kích thước cổng Tuy nhiên, các bóng bán dẫnrộng hơn có thể được gấp lại và thường ít thấy sự gia tăng tuyến tính trong điện dung

ký sinh của hệ thống dây bên trong, vì vậy trong thực tế, các cổng lớn hơn có xuhướng có độ trễ ký sinh thấp hơn một chút

BẢNG: Độ trễ ký sinh của các cổng chung

Phương pháp ước tính độ trễ ký sinh này rõ ràng là thô thiển Nhiều ước tính lại sửdụng ký sinh bên trong đếm độ trễ Elmore, như trong Ví dụ 4.7, hoặc trích xuất độ trễ

từ mô phỏng Độ trễ ký sinh cũng phụ thuộc vào tỷ lệ giữa điện dung khuếch tán vàđiện dung cổng Ví dụ, trong quá trình silicon-on-insulator, trong đó điện dungkhuếch tán nhỏ hơn nhiều, thì độ trễ ký sinh sẽ thấp hơn Trong khi biết độ trễ ký sinh

là quan trọng để ước tính chính xác độ trễ cổng, chúng ta sẽ thấy trong Phần 4.5 rằngcác kích thước bóng bán dẫn tốt nhất cho một mạch cụ thể chỉ phụ thuộc yếu vào độtrễ ký sinh Do đó, các ước tính thô có xu hướng phù hợp để đạt được một thiết kếmạch tốt Tuy nhiên, điều quan trọng là phải nhận ra rằng độ trễ ký sinh phát triểnnhiều hơn tuyến tính với số lượng đầu vào trong mạch NAND hoặc NOR thực Ví dụ,Hình 4.23 cho thấy một mô hình cổng NAND n đầu vào, trong đó các đầu vào phíatrên đều là 1 và đầu vào phía dưới tăng lên Cổng phải xả điện dung khuếch tán củatất cả các nút bên trong cũng như đầu ra Sự chậm trễ Elmore là:

20

Độ trễ này tăng lên bậc hai với số lượng bóng bán dẫn nối tiếp n, cho thấy rằng vượt

ra ngoài một điểm nhất định thì việc chia một cổng lớn thành một dòng thác gồm haicổng nhỏ hơn sẽ nhanh hơn Chúng ta sẽ thấy trong Phần 4.4.6.5 rằng coef fi cientcủa số hạng n2 có xu hướng thậm chí còn lớn hơn trong các mạch thực so với trong

mô hình đơn giản này vì điện dung nguồn cổng Trong thực tế, hiếm khi được khuyếnkhích xây dựng một cổng với nhiều hơn bốn hoặc có thể là bóng bán dẫn nối tiếp.Khi xây dựng các cổng quạt lớn, cây của cổng NAND tốt hơn cổng NOR vì cácNAND có nỗ lực logic thấp hơn

Câu 3: Thiết kế các mạch logic cơ bản: chú thích mạch điện bằng các điện dung

và điện trở, Phác thảo mạch điện theo các quá trình chuyển đổi đầu ra giảm, tăng.

Mô hình RC delay:

21

Cổng NAND

Phác thảo cổng NAND 3 đầu vào với độ rộng bóng bán dẫn được chọn để đạtđược điện trở tăng và giảm hiệu quả bằng với điện trở của biến tần đơn vị (R).Chú thích cổng với cổng và điện dung khuếch tán của nó Giả sử tất cả các nútkhuếch tán đều được liên hệ Sau đó, phác thảo các mạch tương đương cho quátrình chuyển đổi đầu ra giảm và cho quá trình chuyển đổi đầu ra tăng trong trườnghợp xấu nhất GIẢI:

- (a) cho thấy một cổng như vậy Ba bóng bán dẫn nMOS mắc nối tiếp nên điệntrở gấp ba lần điện trở của bóng bán dẫn đơn Do đó, mỗi phải có chiều rộng gấp

ba lần chiều rộng để bù đắp Nói cách khác, mỗi bóng bán dẫn có điện trở R / 3 vàkết hợp nối tiếp có điện trở R Hai bóng bán dẫn pMOS mắc song song Trongtrường hợp xấu nhất (với một trong các đầu vào thấp), chỉ một trong các bóng bán

22

dẫn pMOS là BẬT Vì vậy, mỗi phải có chiều rộng gấp đôi đơn vị để có điện trở

R

- (b) cho thấy các điện dung Mỗi đầu vào trình bày đơn vị điện dung cổng cho bất

kỳ mạch nào điều khiển đầu vào đó Chú ý rằng các tụ điện trên khuếch tán nguồngắn với thanh ray có cả hai đầu nối bị ngắn mạch với nhau nên chúng không liênquan đến hoạt động của mạch

- (c) vẽ lại cổng với các điện dung này bị xóa và các điện dung còn lại được gộpvào đất

- (d) cho thấy mạch tương đương cho quá trình chuyển đổi đầu ra giảm Đầu rakéo xuống thông qua ba bóng bán dẫn nMOS nối tiếp Hình 4.7 (e) cho thấy mạchtương đương cho quá trình chuyển đổi đầu ra tăng Trong trường hợp xấu nhất, haiđầu vào trên là 1 và đầu vào dưới cùng giảm xuống 0 Đầu ra kéo lên thông quamột bóng bán dẫn pMOS duy nhất Hai bóng bán dẫn nMOS phía trên vẫn đangbật, do đó, điện dung khuếch tán giữa các bóng bán dẫn nMOS nối tiếp cũng phảiđược xả.))

23

- Tính tpdf và tpdr cho cổng NAND 3 đầu vào: hình 4.15.

 Cổng NOT

 Cổng NOR 3 gate

25