Xây dựng bộ điều khiển và nhận dạng tiếng nói phần 5

Xây dựng bộ điều khiển và nhận dạng tiếng nói bằng sử lý tín hiệu số DSP 56002

CODEC GIAO TIẾP ÂM THANH

ĐA NĂNG CS4215

Chương này trình bày về bộ giao tiếp âm thanh đa năng CS4215, mô tả chức năng các chân, và các chế độ hoạt động của CS4215

I GIỚI THIỆU :

CS4215 là bộ mã hóa và giải mã đơn chip, Stereo thuộc họ CMOS hỗ trợ âm thanh chất lượng CD, Radio, Điện thoại và nhiều phương tiện khác Các bộ chuyển đổi tương tự -số và số-tương tự được lấy mẫu nhiều lần (64 * Ô hoặc

64 * δ) kết hợp với bộ lọc để chọn tần số lấy mẫu Nguồn năng lượng cung cấp là +5V làm cho CS4215 lí tưởng cho việc sử dụng các trạm làm việc hoặc các máy tính cá nhân

CS4215 có các đặc trưng sau:

• Tần số lấy mẫu từ 4 Khz đến 50 Khz

• Mã hóa dữ liệu âm thanh 16-bit tuyến tính, 8-bit tuyến tính, µ-law hay A-law

• Có thể lập trình độ lợi cho các đầu vào tương tự

• Các bộ dao động đơn chip

• Nguồn cung cấp năng lượng +5V

• Các đầu vào tương tự Microphone và lưới

• Các đầu ra headphone và lưới

• Các bộ lọc loại tạp âm và bộ lọc nắn thẳng.

Sự điều khiển đối với chức năng có sẵn trên CS4215 được thực hiện thông qua giao tiếp nối tiếp Bộ đồng bộ giao tiếp nối tiếp (SSI) của bộ xử lí DSP56002 được sử dụng để thích nghi với sự truyền dữ liệu nối tiếp từ hai bộ chuyển đổi A/D đến DSP56002 và từ DSP56002 đến hai bộ chuyển đổi D/A Port C của DSP56002 cung cấp hai tín hiệu điều khiển đến CS4215 là tác động reset mức thấp (RESET~) và tín hiệu lựa chọn dữ liệu hay điều khiển (DC~)

HỆ THỐNG DSP

SỰ KẾT NỐI GIỮA PORT C CỦA DSP VÀ CS4215

Kênh trái tín

hiệu vào A/D

Kênh phải

tín hiệu vào A/D

Bộ xử lý DSP56002

D/A Kênh trái tín hiệu ra

D/A Kênh phải tín hiệu ra

SRD/PC7

SC1/PC4

STD/PC8

SC2/PC5

SCK/PC6

SCLK/PC2

SDOUT RESET~

SDIN FSYNC TSIN SCLK D/C~

CS4215 DSP56002

PORT C

40

6

7

8

9

10

11

12

14

13

16

15

17

4 2 44 42

XTL2IN

XTL2OUT

PDN

NC

LINR

DGND2

MINL

VD2

RESET

XTL1OUT

MINR

HEADR

PIO0

NC

29

37

D/C

32

HEADC

NC

LOUTR

31

34

LOUTL

39

38

33

35

NC

PIO1

36

1

AGND1

NC

VREF

CMOUT

LINL

AGND2

NC MOUT2

VA1 VA2 MOUT1

FSYNC

SCLK TSOUT

SDOUT

TSIN

CLKOUT

XTL1IN

VD1

CLKIN

SDIN

DGND1

CS4215

SƠ ĐỒ CHÂN CỦA CS4215

II MÔ TẢ CHỨC NĂNG CÁC CHÂN:

CS4215 có hai kênh biến đổi tương tự – số (ADC) 16 bit và hai kênh biến đổi số – tương tự (DAC) 16 bit Cả ADC và DAC là các bộ biến đổi delta-sigma Độ suy hao các đầu ra của bộ ADC có thể điều chỉnh được Các đặc trưng đặc biệt gồm một đầu vào Microphone rời với độ lợi lập trình được

20 dB, một bộ mã hóa/giải mã 8 bit, µ-law, A-law tùy ý, các chân cho hai tinh thể để đặt các tốc độ lấy mẫu thay đổi cho việc điểu khiển headphone trực tiếp và điều khiển loa mono

1./ Các chân cung cấp năng lượng:

•VA1 (23), VA2 ( 24):Ngõ vào điện áp tương tự +5V

•AGND1(22), AGND2(25): Chân nối đất

•VD1(3), VD2(8): Cung cấp năng lượng số +5V

•DGND1(2), DGND2(9): Chân nối đất

2./ Ngõ nhập tín hiệu tương tự:

•LINR (18), LINL(16): Kênh nhập phải và trái

•MINL(17), MINR(15): Microphone vào trái và phải

3./ Ngõ xuất tín hiệu tương tự:

•LOUTR(33), LOUTL(32): Kênh xuất phải và trái, hai ngõ này có thể độc lập

•HEADR(29), HEADL(31) : Ngõ xuất Headphone

•CMOUT(19): Chế độ ra chung, tín hiệu này được dùng cho mức độ dịch ngõ nhập tương tự

•MOUT1(27), MOUT2(28): Những ngõ ra Loa ở chế độ mono có mức điện áp 2.1V

•VREF (21): Ngõ ra điện áp chuẩn

4./ Liên hệ tín hiệu dưới dạng số:

•SDIN(1): Vào dữ liệu nối tiếp, dữ liệu âm thanh cho những bộ DAC và thông tin điều khiển cho tất cả những chức năng cần thiết của CS4215

•SDOUT(44): Xuất dữ liệu nối tiếp, dữ liệu âm thanh cho những bộ ADC và thông tin trạng thái cho tất cả những chức năng được tạo bởi CS4215

•SCLK(43): Xung port nối tiếp, SCLK lên cao làm cho dữ liệu trên SDOUT được cập nhật, SCLK xuống thấp dữ liệu trên SDOUT được cập nhật, SCLK xuống thấp dữ liệu trên SDIN vào CS4215

•FSYN (42): Tín hiệu đồng bộ khung

•TSIN (40): Ngõ vào time slot

•TSOUT (41): Cung cấp khoảng thời gian xuất

•D/C~ (35): Lựa chọn mode điều khiển hay mode dữ liệu

•PDN(13): Giảm năng lượng đầu vào

•RESET(12): Reset vào tích cực mức thấp

5./ Xung kích và dao động :

•XTL1IN(6), XTL1OUT(7), XTL2IN(10), XTL2OUT(11)

•CLKIN (4): Xung Clock ngoài vào chân này

•CLKOUT (5): Xung clock xuất ra từ codec

•CLKIN và CLKOUT có tần số trong bằng 256 * Fs

Tất cả các chân không sử dụng để tự do

III ĐẶC TÍNH TƯƠNG TỰ:

•TA = 25oC - VA1, VA2, VD1, VD2 = +5V

•Các cấp độ ngõ nhập: logic 0 = 0V, logic 1 = VD1, VD2

•Tỉ lệ hoàn toàn với ngõ vào sóng Sin, không suy hoa ở tần số 1Khz

•Tốc độ chuyển đổi 48Khz

•Không khuếch đại, không suy hao, SCLK = 3.072Mhz

•Độ rộng băng thông từ 10hz đến 50Khz

•Ở chế độ tớ

•Đặc tính ngõ vào tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng

Thông số Ký

hiệu

Min Trung

bình

Max Đơn vị

Độ sai lệch phi tuyếân của ADC - - ±0.9 LSB Tầm hoạt động : Ngõ nhập Line

Ngõ nhập Mic

IDR 80

72

84 78

-dB dB Hệ số méo dạng sóng hài toàn phần :

Ngõ nhập Line

Ngõ nhập Mic

-0.012 0.032

%

% Kết nối cách ly :Ngõ nhập Line to Line

Ngõ nhập Line to Mic

-80 60

-dB dB Sai lệch độ lợi kết nối:Ngõ nhập Line

Ngõ nhập Mic -- -- 0.50.5 dBdB Đáp ứng tần số (0 đến 0.45 Fs) -0.5 - +0.2 dB Độ lợi ngõ vào lập trình được:

Ngõ nhập Line

Ngõ nhập Mic 19.8-0.2 -- 23.544 dBdB

Sai lệch offset : Line Inputs (AC couple)

Với HFP=0: Line Inputs (AC couple)

(không khuếch đại) Mic Inputs

-±150

±10

±400

±400

Sai lệch offset : Line Inputs (AC couple)

Với HFP=1: Line Inputs (AC couple)

(không khuếch đại) Mic Inputs

-0 0 0

±5

±5

±5

LSB

Tỉ lệ toàn phần điện áp ngõ vào:

(MLB = 0) Ngõ nhập Mic

(MLB = 1) Ngõ nhập Mic

Ngõ nhập Line

0.25 2.50 2.50

0.28 2.80 2.80

0.31 3.10 3.10

Vpp Vpp Vpp

Điện áp ngõ ra CMOUT

(dòng ra cực đại = 400µA) 1.9 2.1 2.3 V

•Đặc tính ngõ ra tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng

Thông số Ký

hiệu Min Trungbình Max Đơn vị

Độ sai lệch phi tuyếân của ADC - - ±0.9 LSB

Tầm hoạt động tức thời (OLB = 1) IDR 80 85 - dB Hệ số méo dạng sóng hài toàn phần

(OLB=1) : Ngõ xuất Line

Ngõ xuất Headphone

Ngõ xuất Speaker

-0.025 0.200 0.320

%

%

% Kết nối cách ly :Ngõ xuất Line

Ngõ xuất Headphone

-80 40

-dB dB Sai lệch độ lợi kết nối:Ngõ xuất Line

Ngõ xuất Headphone

-0.5 0.5

dB dB Đáp ứng tần số (0 đến 0.45 Fs) -0.5 - +0.2 dB Độ suy hao lập trình được (tất cả ngõ

Tỉ lệ toàn phần điện áp ngõ ra với

OLB = 0 : Ngõ xuất Line

Ngõ xuất Headphone

Ngõ xuất vi sai Speaker

2.55 3.60 7.30

2.8 4.0 8.0

3.80 4.40 8.80

Vpp Vpp Vpp

Tỉ lệ toàn phần điện áp ngõ ra với

OLB = 1 : Ngõ xuất Line

Ngõ xuất Headphone

Ngõ xuất vi sai Speaker

1.8 1.8 3.6

2.0 2.0 4.0

2.2 2.2 4.4

Vpp Vpp Vpp Tổng trở tải ngoài:Ngõ xuất Line

Ngõ xuất headphone

Ngõ xuất Speaker

10 48 32

-Ω Ω Ω

Năng lượng băng thông xuất (22÷

100kHz) Ngõ ra Line

•Công suất cung cấp

Thông số Ký

hiệu Min Trungbình Max Đơn vị Công suất dòng cung cấp :

Chế độ xử lý

Cắt nguồn

-110 0.5

140 2

mA mA

CÁC ĐẶ C TÍNH CỦA BỘ LỌC THẬP PHÂN A/D

Thông số Ký

hiệu Min Trungbình Max Đơn vị Băng thông(Fs là tần số biến đổi) 0 - 0.45Fs Hz

Đáp ứng tần số -0.5 - +0.2 dB

Nhóm trễ biến thiên theo thời

gian và tần số

CÁC ĐẶC TÍNH CỦA BỘ LỌC NỘI SUY D/A

Thông số Ký

hiệu Min Trungbình Max Đơn vị Băng thông(Fs là tần số biến đổi) 0 - 0.45Fs Hz

Nhóm trễ biến thiên theo thời

gian và tần số

CÁC ĐẶC TÍNH SỐ(TA=25OC,VA1,VA2,VD1,VD2 = 5V

Thông số Ký

Điện áp ngõ vào mức cao VIH (VD1,VD2)-1.0 (VD1,VD2)+0.3 V Điện áp ngõ vào mức thấp VIL -0.3 1.0 V Điện áp ngõ vào mức cao tại

Điện áp ngõ vào mức thấp

tại

I0=2.0mA

IV CÁC ĐẶC TÍNH CHUYỂN ĐỔI :

TA= 25oC,VA1 =VA2 = VD1 = VD2 = 5V

Các ngõ xuất được nối tải 30pF

Mức ngõ nhập : logic 0 = 0V, logic 1 = VD1,VD2

Thông số Ký

hiệu Min Trungbình Max Đơn vị

Chu kỳ SCLK

Mode chủ , XCLK = 1

Mode tớ , XCLK = 0 tsckw

tsckw

-80 1/(Fs*bpt)- -- nss

SCLK cao Mode tớ , XCLK = 0 tsckh 25 - - ns SCLK thấp Mode tớ , XCLK = 0 tsckl 25 - - ns

Thời gian quá độ ngõ nhập 10÷

90%mẫu

Ngõ ra ở trạng thái HiZ

Time Slot 8 , Bit 0 thz - - 12 ns Ngõ ra không ở HiZ Time Slot 1 ,Bit 7 tnz 15 - - ns Tần số xung Clock vào Crystals

V CHẾ ĐỘ ĐIỀU KHIỂN :

Chế độ điều khiển được dùng để khởi động CS4215 trong xử lí tuần tự ở chế độ dữ liệu bằng cách cập nhật các thanh ghi điều khiển nội Chế độ điều khiển được xác định bởi tín hiệu D/C~ mức thấp.Thông tin trên các chân SDIN và SDOUT của CS4215 là thông tin nhận được khi D/C~ ở mức thấp

Tốc độ đồng bộ cấu trúc bằng tần số chuyển đổi được đặt bởi các bit DFR0 – DFR2 của thanh ghi định dạng dữ liệu Một cấu trúc có 64 bit, 128 bit hay 256 bit tùy thuộc vào các bit BSEL của thanh ghi điều khiển Port nối tiếp Tất cả các time slot của CS4215 đều có 8 bit CS4215 nhận biết bốn dạng dữ liệu âm thanh:16 bit bù hai tuyến tính, 8 bit không có dấu tuyến tính, 8 bit A-law, 8 bit µ-law

Dữ liệu nhận trên SDIN được lưu trữ trong các thanh ghi điều khiển Dữ liệu trong thanh ghi được truyền trên chân ( ngõ ra ) SDOUT

BẢNG CÁC THANH GHI ĐIỀU KHIỂN

1 2 3

Mô tả trạng thái Định hình dữ liệu Điều khiển port nối tiếp

4 5 6 7 8

Kiểm tra Port song song Dự trữ

Mô tả thế hệ Dự trữ

1 Control time slot 1:Thanh ghi trạng thái:

D7 D6 D5 D4 D3 D2 D1 D0

RSRV Bit dự trữ Phải ghi là 0

CLB Bit điều khiển chốt 1 R Bảo đảm chính xác chuyển đổi giữa chế độ điều khiển và dữ liệu

OLB Bit tạo mức ra

0 R 1

Tỉ lệ hoàn toàn kênh ra là 2,8Vpp(1Vms)

Headphone là 4,0Vpp và Speaker là 8Vpp

Tỉ lệ Line và Headphone là 2,0Vpp, Speaker là 4Vpp

MLB Mức Microphone 0 R

1

Cho phép độ lợi cố định 20 dB, tỉ lệ hoàn toàn Microphone vào là 0,288Vpp

Không cho phép độ lợi cố định 20

dB ,tỉ lệ hoàn toàn đầu vào là 2,88Vpp

2 Control time slot 2:Thanh ghi định hình dữ liệu

D7 D6 D5 D4 D3 D2 D1 D0

RESET ( R) 0x000001

DF 1-0

Sự lựa chọn định hình dữ liệu

00 0

01 1 R

10 2

11 3

16 bit

8 bit M-Law

8 bit A-Law

8 bit không dấu

ST Bit Stereo 0 R 1 Mode MonoMode Stereo

DFR 2-0

Sự lựa chọn tần số chuyển đổi dữ liệu

XTALI(KHZ) XTALI2(KHZ) CLIN(+)24.276MHZ 16.9344MHZ

3072 8 5.5125

1536 16 11.025

896 27.42857 18.9

768 32 22.05

448 NA 38.7

384 NA 44.1

512 48 33.075

1560 9.6 6.615 RSRV Bit dự trữ Phải ghi là 0

HPF Lọc thông

cao 0 R1 Không cho phépCho phép bộ lọc thông cao được dùng

trước bộ ADC,DC offset=0

3 Control time slot 3 : Thanh ghi điều khiển port nối tiếp

D7 D6 D5 D4 D3 D2 D1 D0

RESET ( R ) 00001001

4 Control time slot 4: thanh ghi kiểm tra

D7 D6 D5 D4 D3 D2 D1 D0

XEN Cho phép

việc truyền

0

1 R

Cho phép xuất dữ liệu nối tiếp Không cho phép xuất dữ liệu nối tiếp

XCLK Truyền xung

Clock

0 R 1

Nhận CSLK và FSYNC từ nguồn ngoài,kiểu Slave Phát CSLK và FSYNC kiểu Master

BSEL

1-0

Lựa chọn bit

tỉ lệ

00 0

01 1

10 2 R

11 3

64 bit trên một trạng thái

128 bit trên một trạng thái

256 bit trên một trạng thái Dự trữ

MCK

2-0

Lựa chọn nguồn xung Clock

000 0 R

001 1

010 2

011 3

100 4

CSLK là xung Clock chủ, 256 bit trên một trạng thái

BSEL=2,XCLK=0 XTAL, 24.576 Mhz, là nguồn xung clock

XTAL2,16.9344MHz,là nguồn xung clock

CLKIN là nguồn Clock và bằng 256xFs

CLKIN là nguồn Clock, DFR2-0 lựa chọn tần số lấy mẫu

ITS Trạng thái 3

tức thời

0 R

1

SCLK và FSYNC ở trạng thái thứ 3.Đếm 12 xung Clock sau khi D/C~=0

SCLK và FSYNC tại trạng thái 3 tức thời sau khi D/C~=0

TEST ENL DAD

RESET ( R ) 00000000

DAD Mode vòng hồi

tiếp

0 R 1

Vòng Digital-Digital Vòng Digital-Analog-Digital ENL Cho phép kiểm

tra

0 R 1

Không cho phép Cho phép

trường hợp khác thực hiện kiểm tra có thể gọi

5 Control time 5:thanh ghi Port song song

D7 D6 D5 D4 D3 D2 D1 D0

PIO1 PIO0 RSRV

RESET ( R ) 11XXXXXX

6 Control time slot 6: thanh ghi dự trữ

D7 D6 D5 D4 D3 D2 D1 D0

RSRV

RESET ( R ) XXXXXXXX

7 Control time 7 : thanh ghi mô tả thế hệ

D7 D6 D5 D4 D3 D2 D1 D0

RESET ( R ) xxxx0010

PIO 1-0 Xuất nhập song

song

11 3 R

Mục xuất nhập song song

VER 3-0 Số phân chia thế

hệ

0000 0

0001 1

0010 2 R RSRV Những bit dự trữ

8 Control time 8: thanh ghi dự trữ

D7 D6 D5 D4 D3 D2 D1 D0

RSRV

RESET ( R ) XXXXXXXX

RSRV Bit dự trữ Phải ghi là 0

VI CHẾ ĐỘ DỮ LIỆU:

Chế độ dữ liệu được sử dụng trong suốt quá trình biến đổi để di chuyển dữ liệu số giữa CS4215 và thiết bị liên quan Tốc độ đồng bộ bằng khung với giá trị tần số chuyển đổi được thiết lập bởi DFR0 – DFR2, mỗi khung đồng bộ có thể hoặc 64 bit, 128 bit, hoặc 256 bit phụ thuộc vào các bit BSET trong thanh ghi điều khiển nối tiếp Điều chỉnh độ lớn, độ suy giảm lựa chọn các ngõ vào /ra

Tất cả các time slot chứa 8 bit MSB được truyền nhận đầu tiên, thanh ghi dữ liệu có những chức năng tương ứng với time slot như trong bảng Khi D/C~=1 thanh ghi địa chỉ có khoảng thời gian thực hiện, SDOUT ở trạng thái trở kháng cao cho việc thực hiện từ TS1 đến TS8

1 Thiết lập ngõ ra:

Bit cho phép ngõ xuất Headphone(HE) được đặt Bit cho phép ngõ xuất Line(LE) được đặt Bit cho phép Speaker được xóa để tắt Speaker Bit không xác định giá trị dữ liệu A/D được xóa để xác định giá trị dữ liệu A/D Việc suy giảm các ngõ xuất kênh trái và phải còn có thể được thiết lập bằng cách ghi 6 bit trọng số thấp nhất của Timeslot dữ liệu 5 và 6(=0 không suy hao,111111=-94.5dB)

2 Thiết lập ngõ nhập:

Các bit điều khiển đường dẫn suy hao (MA) – MA3, MA2, MA1, MA0 được thiết lập cho việc lựa chọn chế độ tắt(1111=tắt,0=không suy hao,và suy hao 6dB trên bước) Bit lựa chọn ngõ nhập (IS) được đặt để chọn ngõ nhập Microphone level thay cho Line level Các độ lợi của các ngõ nhập kênh trái và phải có thể được thiết lập bằng cách ghi vào 4 bit thấp của Timeslot 7 và 8 (0=không khuếch đại,1=khuếch đại 22.5dB)

°Các thanh ghi dữ liệu:

a.Data timeslot 1 và 2:

Chứa dữ liệu âm thanh kênh trái Trong kiểu mono, chỉ có dữ liệu trong DTS1, 2 được sử dụng Trong kiểu 8 bit chỉ DTS1 được sử dụng cho việc truyền nhập dữ liệu

b.Data timeslot 3 và 4:

Chứa dữ liệu âm thanh kênh phải Trong kiểu mono đầu ra của ADC phải là zero và DAC phải sử dụng số liệu kênh trái,trong kiểu 8 bit chỉ có TS3 được sử dụng Tuy nhiên cả hai chân trái và phải được lái khi ra bộ DAC

c.Data timeslot 8:

Thiết lập đầu vào

D7 D6 D5 D4 D3 D2 D1 D0

Reset (R) 11110000

d.Data timeslot 5:

Thiết lập đầu ra

D7 D6 D5 D4 D3 D2 D1 D0

Reset ( R ) 00111111

LO 5-0 Thiết lập độ suy

giảm đầu ra kênh trái

111111 R Bậc suy giảm 1.5dB,LO

5 là MSB,0=không suy giảm,111111=-94.5dB

LE Cho phép xuất kênh 0 R

1

Cấm những ngõ ra tương tự

Mở những kênh ra tương tự

HE Cho phép xuất ngõ ra

Headphone 0 R1 Ngắt ngõ ra HeadphoneMở ngõ ra Headphone

e.Data timeslot 6:

RG 3-0 Thiết lập độ lợi đầu

Vào kênh phải

0000 R Bậc độ lợi1.5dB.RG3

là MSB,0=không lợi,1111=22.5dB

MA 3-0 Sự suy giảm đường

Vận hành 1111 R Bậc suy giảm 6dB,MA3 là

MSB,0=không suy giảm,1111=mức

Tối thiểu