CƠ SỞ LÝ THYẾT VỀ BỘ TỔNG HỢP TẦN SỐ
Khái quát về bộ tổng hợp tần số
Bộ tổng hợp tần số là thiết bị tạo ra tần số chính xác từ một tần số chuẩn, được gọi là tổng hợp tần số (frequency synthesizer) lần đầu bởi Finden Những tiến bộ trong thiết kế mạch tích hợp đã giúp phát triển các bộ tổng hợp tần số với chi phí thấp, cho phép ứng dụng rộng rãi trong các máy thu phát thông tin.
1.1.2 Phân loại các phương pháp tổng hợp tần số
Có nhiều cách phân loại bộ tổng hợp tần số dựa trên các tiêu chí khác nhau, nhưng hiện nay, phổ biến nhất là phân chia thành ba loại chính.
- Tổng hợp tần số trực tiếp
- Tổng hợp tần số gián tiếp
- Tổng hợp tần số số trực tiếp
Phương pháp tổng hợp tần số trực tiếp, lần đầu tiên được mô tả bởi Finden, là một kỹ thuật lâu đời trong lĩnh vực điện tử, bao gồm các thiết bị như bộ trộn, bộ nhân tần, bộ chia tần và bộ lọc thông dài.
Trong nhiều ứng dụng hiện nay, tổng hợp tần số trực tiếp đã được thay thế bằng tổng hợp tần số gián tiếp, sử dụng mạch vòng khóa pha PLL tương tự thay vì PLL số Phương pháp tổng hợp tần số mới nhất là tổng hợp tần số số trực tiếp, kết hợp máy tính số với bộ biến đổi số - tương tự (DAC) để tạo ra tín hiệu Mỗi phương pháp tổng hợp tần số đều có những ưu nhược điểm riêng, do đó có thể cần kết hợp cả ba phương pháp trong thiết kế bộ tổng hợp tần số.
1.1.3 Các yêu cầu kỹ thuật của bộ tổng hợp tần số
- Làm việc trong dải tần rộng thảo mãn đƣợc các yêu cầu đề ra với số lƣợng thạch anh là ít nhất
- Bước tần (độ phân giải tần số) nhỏ đáp ứng được các yêu cầu đối với từng loại thiết bị trong các dải tần khác nhau
- Đảm bảo độ ổn định và chính xác tần số cao
Để đảm bảo độ sạch của dao động, cần loại bỏ các dao động phụ phát sinh trong quá trình biến đổi tần số, nhằm đạt được dao động đơn điều hoà gần nhất Điều này đòi hỏi phải không có các dao động phụ đáng kể, cũng như không có sự điều biên, điều tần hay điều pha rõ rệt do tạp âm hoặc tiếng ù xoay chiều gây ra.
- Thời gian thiết lập tần số nhanh, chính xác
- Có khả năng nhớ và điều chỉnh chuyển tần số tự động
- Kích thước, trọng lượng nhỏ, khả năng module hoá cao
Các mạch cơ bản sử dụng trong bộ tổng hợp tần số
Mạch cộng bao gồm có mạch cộng bán phần và mạch cộng toàn phần a Mạch cộng bán phần(Half adder, HA):
Mạch cộng bán phần là mạch cộng hai số nhị phân 1 bit
Hình 1.1 Mạch cộng bán phần b Mạch cộng toàn phần(Full adder, FA):
Mạch cộng toàn phần là một mạch điện dùng để cộng hai bit tại cùng một vị trí trong hai số nhị phân nhiều bit Cụ thể, khi cộng bit thứ n, mạch sẽ nhận được bit nhớ từ phép cộng của hai bit thứ n-1 của hai số nhị phân đó Bảng sự thật thể hiện các kết quả của phép cộng này.
Bảng 1.1 Bảng sự thật mạch cộng toàn phần
Dùng bảng Karnaugh ta xác định đƣợc Sn và C n nhƣ sau:
Hình 1.2 Sơ đồ mạch cộng toàn phần
Hình 1.2 có thể thấy một mạch cộng toàn phần gồm hai mạch cộng bán phần và một cổng OR
1.2.2 Mạch trừ a Mạch trừ bán phần
Mạch trừ bán phần là mạch trừ hai số 1 bit
Hình 1.3 Sơ đồ mạch trừ bán phần b Mạch trừ có số nhớ(Mạch trừ toàn phần)
Là mạch trừ 2 bit có quan tâm tới số nhớ mang từ bit trước
Bảng 1.2 Bảng sự thật mạch trừ toàn phần
Phương trình các đầu ra Dn,R n :
Và Mạch logic thực hiện
Hình 1.4 Sơ đồ cấu tạo mạch trừ có số nhớ
Nhận thấy cấu tạo mạch trừ giống nhau nhƣ mạch cộng, chỉ khác ở mạch tạo số nhớ c Trừ số nhiều bit
Ta có mạch trừ nhiều bit bằng cách mắc song song các mạch trừ 1 bit
Hình 1.5 Sơ đồ mạch trừ nhiều bit d Cộng trừ số nhiều bít trong một mạch
Để thực hiện phép toán trừ, ta có thể cộng với số bù 1 và thêm 1, hoặc sử dụng số bù 2 Cụ thể, để tính A - B, ta thực hiện A + (B) 1 + 1 Mạch có thể được điều chỉnh để thực hiện cả phép cộng và trừ dựa vào ngõ điều khiển C.
-Khi C = 0, ta có mạch cộng
- Khi C = 1, ta có mạch trừ
Hình 1.6 Sơ đồ mạch cộng trừ nhiều số bit
Ta cũng có thể thực hiện mạch cộng trừ theo kiểu mắc nối tiếp
Hình 1.7 Mạch cộng trừ theo kiểu mắc nối tiếp
Khi xử lý hai số A và B là số 8 bit có dấu, mạch dò số tràn sử dụng biểu thức OV = C7.C8 Nếu OV = 1, tức là có số tràn xảy ra (C7 khác C8), thì C8 sẽ là bit dấu (+) và S8 sẽ là một bit của kết quả Ngược lại, khi OV = 0 (C7 = C8), S8 sẽ là bit dấu (-).
1.2.3 Mạch nhân a Mạch nhân cơ bản
Việc thực hiện bài toán nhân cơ bản gồm 2 bước:
- Tính các tích từng phần: thực hiện bởi các cổng AND
- Tính tổng của các tích phân từng phần: Áp dụng bài toán tổng chuỗi số
Hình 1.8 Sơ đồ mạch nhân cơ bản hoặc dùng IC cộng 4 bit (7483 hoặc 4008) mạch nhân hai số 4 bit có dạng nhƣ sau:
Hình 1.9 Sơ đồ mạch nhân dùng IC cộng 4 bit b Mạch nhân nối tiếp – song song đơn giản
Hình 1.10 Sơ đồ mạch nhân nối tiếp – song song đơn giản
Trong mạch này (hình 1.10), một số được kết nối tiếp vào mạch, trong khi số còn lại được đưa vào mạch theo hình thức song song.
Số nhân (b4 b3 b2 b1) được đưa vào mạch qua cổng AND, đồng thời kiểm soát các cổng này Khi bit là 1, số bị nhân sẽ được truyền qua mạch tới mạch cộng (cổng 2 và cổng 4), còn khi bit là 0, ngõ ra của cổng AND sẽ bằng không (cổng 1 và cổng 3).
Số bị nhân được đưa vào mạch theo thứ tự từ bit LSB Các Flip-Flop D (FFD) có chức năng dịch kết quả của phép nhân, tức là các tích từng phần, trước khi đưa vào mạch cộng để thực hiện phép cộng các tích này.
Ví dụ: Xét bài toán nhân 2 số 10 và 14 Số nhân là 1010(10 10 ) và số bị nhân là
1110 (14 10 ) Quá trình nhân giải thích nhƣ sau:
Ngõ ra A luôn bằng 0 do bit LSB của số nhân là 0 Ngõ ra B thể hiện giá trị của số bị nhân được trễ 1 bit (1 xung đồng hồ) Ngõ ra C trễ 2 bit và cũng luôn bằng 0, tương tự như A Ngõ ra D giống B nhưng có độ trễ 3 bit Sự phân tích này có thể so sánh với bài toán trên giấy.
Muốn không sử dụng mạch cộng nhiều bit, người ta dùng mạch sau:
Hình 1.11 Sơ đồ mạch không sử dụng mạch cộng nhiều bit
Mạch cần (n-1) mạch cộng và mạch trễ (FFD) cho số nhân n bit, với các cổng AND cho phép các bit của số bị nhân đi qua khi số nhân là 1 Số bị nhân được đưa vào mạch nối tiếp với bit LSB vào trước Sau 4 xung Clock, ngõ ra cổng 4 là 1110, trong khi ngõ ra cổng 3 luôn bằng 0.
Mạch cộng A cộng số ngõ ra 3 và ngõ ra 4 bị trễ 1 bit: và mạch cộng C
Mạch được trình bày trong Hình 1.11 cho kết quả đầu ra của mạch cộng C với bit LSB xuất hiện đầu tiên, tuy nhiên chưa tính đến số nhớ Trong khi đó, mạch trong Hình 1.12 đã bao gồm số nhớ trong kết quả.
Hinh 1.12 Sơ đồ mạch cộng và mạch trễ có số nhớ
Mạch thực tế được trình bày trong Hình 1.13 bao gồm ghi dịch 4 bit với ngõ vào/ra song song, mạch cộng 4 bit và chip 4 cổng AND với 2 ngõ ra vào, nhằm thực hiện phép nhân.
Hình 1.13 Sơ đồ mạch thực hiện bài toán nhân
Các phương pháp tông hợp tần số
Nguyên tắc của phép chia số nhị phân là so sánh một phần của số bị chia với số chia Nếu số chia nhỏ hơn hoặc bằng số bị chia, thương số sẽ là 1 và thực hiện phép trừ; nếu không, thương số sẽ là 0 Sau đó, dịch trái phần còn lại của số bị chia một bit để tiếp tục so sánh với số chia.
Công việc đƣợc lặp lại cho đến khi chấm dứt
Hình 1.14 Sơ đồ tóm tắt giả thuật thực hiện bài toán chia 1.3 Các phương pháp tổng hợp tần số
1.3.1 Tổng hợp tần số trực tiếp
Tổng hợp tần số trực tiếp là quá trình nhận tần số chuẩn mới từ các tần số dao động chẩn sơ cấp thông qua các phép toán số học đơn giản như cộng, trừ, nhân và chia Đây là phương pháp cổ điển trong tổng hợp tần số, đã được ứng dụng từ sớm nhưng vẫn tồn tại nhiều hạn chế.
Theo nguyên lý tổng hợp tần số, có hai loại bộ tổng hợp: kiểu 1 sử dụng nhiều dao động chuẩn với nhiều thạch anh, và kiểu 2 chỉ dùng một thạch anh Mặc dù kiểu 1 đơn giản nhưng chi phí cao, nên ít được áp dụng trong thực tế Các phương pháp tổng hợp tần số trực tiếp cũng là một phần quan trọng trong quy trình này.
Hình 1.15 Tổng hợp tần số trực tiếp dùng nhiều dao động chuẩn
Việc tạo ra các bộ dao động thường đơn giản hơn so với các bộ lọc dải có độ chọn lọc cao Thay vì sử dụng các bộ lọc dài với độ chọn lọc cực kỳ cao, người ta thường áp dụng nhiều bộ dao động chuẩn thông qua phương pháp luân phiên Sơ đồ minh họa cho phương pháp này được trình bày trong hình 1.15.
Sơ đồ bao gồm 18 bộ dao động chuẩn, 2 đảo mạch, bộ trộn và bộ lọc dài Đảo mạch SW2 chọn 1 trong 9 bộ dao động với dải tần từ 1 đến 9 kHz và bước tần 1 kHz, được gọi là đảo mạch hàng kilohec Trong khi đó, đảo mạch SW1 chọn 1 trong 9 bộ dao động với dải tần từ 10 đến 90 kHz và bước tần 10 kHz, được gọi là đảo mạch hàng chục kilohec Hai tín hiệu được chọn từ hai đảo mạch sẽ được đưa tới bộ trộn tần, và bộ lọc đầu ra sẽ chọn thành phần tần số cao trong hai thành phần tổ hợp đầu ra của bộ trộn.
Lọc trực tiếp các thành phần hài trong chuỗi dao động điều hòa gặp khó khăn, đặc biệt khi tần số giãn cách nhỏ Để khắc phục, phương pháp tổng hợp này sử dụng tần số song và bổ sung các phép tính nhằm cải thiện tốc độ lọc Thành phần được chọn của mạng được quy về tần số không đổi rất thấp, đảm bảo điều kiện lọc tốt nhất và cải thiện hệ số trộn r Sau đó, tần số này được chuyển về tần số cũ hoặc bất kỳ tần số nào khác thông qua bộ dao động phụ.
Hình 1.16 Sơ đồ lọc bù trừ
Sơ đồ này sử dụng bộ tổng hợp mạng tần nhanh cho dải tần cao, nhưng việc lọc trực tiếp các thành phần hài cần thiết gặp khó khăn Bộ lọc BPF1 tại lối ra chỉ tách được một nhóm thành phần mạng, bao gồm tần số đã chọn f Nhờ dao động phụ, các thành phần này được dịch xuống theo trục tần số, giúp tần số chọn nằm trong dải thông của bộ lọc dải hẹp BPF2 với tần số trung tâm f TG Do đó, công thức được xác định là: f TG = f phụ - f.
Sau khi lọc, tần số của bộ dao động phụ f TG được biến đổi thành tần số ra f ra = f phụ - f TG Để tách thành phần khác như f + ∆f S, chỉ cần tăng tần số dao động phụ thêm ∆f S Độ bất ổn định tuyệt đối của f phụ không được vượt quá một nửa dải thông của bộ lọc BPF2 Việc điều chỉnh dao động phụ cần thực hiện đồng thời với điều chỉnh bộ lọc BPF1 và BPF3 Tại lối ra trộn tần 1, ngoài tần số có ích, còn có thể tách ra tần số phụ từ thành phần số ảnh: f TG = f ảnh – f phụ.
Các phách với tần số fTG có thể được thể hiện và mức suy giảm tần số ảnh hưởng lớn bởi khả năng lọc của BPF1 Hơn nữa, các dao động phụ cũng có thể xuất hiện do sự tổ hợp.
Trong quá trình trộn tần 1, sự biến tần xuống dẫn đến các dao động phụ gần với tần số giao động (f TG) thường có bậc cao và biên độ nhỏ Ở lối ra của trộn tần 2, các dao động phụ có thể bao gồm f phụ, f TG và các tổ hợp khác nhau.
Bộ lọc BPF3 có độ chọn lọc kém đối với các tần số gần f nhưng triệt tốt f TG Để suy giảm đáng kể các dao động phụ, cần lựa chọn cẩn thận dải tần của dao động phụ và tần số f TG, tuy nhiên điều này không phải lúc nào cũng khả thi Khi không đạt được, cần thêm các biến tần phụ vào vòng bù trừ, dựa vào các tần số ổn định cao Số lượng biến tần phụ có thể tùy ý, nhưng trong công thức biến tần cuối cùng, tần số phụ phải xuất hiện hai lần với dấu khác nhau Sơ đồ bộ tổng hợp tần số sử dụng một dao động chuẩn.
Hình 1.9 minh họa một sơ đồ THTS trực tiếp điển hình ứng dụng trong thiết bị cụ thể Giải pháp này sử dụng một bộ dao động chuẩn thạch anh kết hợp với các bộ cộng, trừ, nhân, chia và phép nội suy, cho phép tạo ra mạng tần số chuẩn rộng từ 1,0 đến 10,990 MHz Hệ thống này cung cấp 1000 tần số chuẩn với bước tần số ∆f S = 10 kHz.
Hình 1.17 Sơ đồ cấu trúc tạo mạng tần số bằng phương pháp tổng hợp trực tiếp
Tín hiệu đầu ra được xác định qua biểu thức f R = f N – (f TD + f T + f M ) Tần số các tuyến trong sơ đồ hình 1.9 tương ứng với các đảo mạch chọn tần số hàng nghìn, hàng trăm và hàng chục kilohec.
Ví dụ: Ta cần chọn tần số làm việc là 4,86 MHz Theo và bảng xác định đƣợc tần số các tuyến: f R= 8 - (1,8 + 1,1 + 0,24) = 4,86 MHz
Bảng 1.3 Tần số các tuyến tương ứng với các đảo mạch chọn tần số Đảo mạch x1000 1 2 3 4 5 6 7 8 9 10 f N (MHz) 6 6 8 8 10 10 12 12 14 14 f TD (MHz) 2,8 1,8 2,8 1,8 2,8 1,8 2,8 1,8 2,8 1,8 Đảo mạch x100 0 1 2 3 4 5 6 7 8 9 f T (MHz) 1,9 1,8 1,7 1,6 1,5 1,4 1,3 1,2 1,1 1,0 Đảo mạch x10 00 10 20 30 40 50 60 70 80 90 f M (MHz) 0,30 0,29 0,28 0,27 0,26 0,25 0,24 0,23 0,22 0,21
Phương pháp tạo mạng tần số chuẩn bằng tổng hợp tần số trực tiếp mang lại lợi ích như chuyển đổi tần số nhanh, tạp âm pha thấp và tần số làm việc cao Tuy nhiên, nó có độ phân giải tần số lớn, yêu cầu phần cứng cao như bộ dao động, bộ trộn và bộ BPF, dẫn đến kích thước lớn và chi phí cao hơn so với các phương pháp khác Một nhược điểm nữa là các tần số không mong muốn có thể xuất hiện ở đầu ra, và sự xuất hiện của chúng gia tăng khi di tần rộng Những nhược điểm này cần được cân nhắc cùng với tính vạn năng, tốc độ và tính mềm dẻo của tổng hợp tần số trực tiếp.
Các nhược điểm của tổng hợp tần số trực tiếp đã được cải thiện đáng kể nhờ vào phương pháp tổng hợp tần số gián tiếp sử dụng vòng khoá pha PLL Nguyên tắc của tổng hợp gián tiếp là sự phát triển tiếp theo của hệ thống có tần số dao động (TĐF), khác với hệ thống trước đó ở chỗ thay vì biến tần nội suy, bộ dao động điều chỉnh thực hiện việc chia tần số dao động Bộ tổng hợp tần số gián tiếp sử dụng một mạch vòng khoá pha để tối ưu hóa hiệu suất.
Sơ đồ cấu trúc của hệ thống TĐF có bộ chia với hệ số chia biến đổi N nhƣ hình 1.18
Hình 1.18 Sơ đồ TDF có bộ chia biến đổi
HỆ THỐNG PHÁT TRIỂN CIC-310 VÀ FPGA
Hệ thống phát triển CIC-310
Hệ thống phát triển CIC 310 CPLD/FPGA là thiết bị độc lập, bao gồm hai bảng mạch sơ cấp nhƣ sau:
- Bảng phát triển mạch số
Bảng phát triển mạch số EPF8282ALC84 SN-PLDE2 hoặc bảng phát triển mạch số EPF10K10LC84 SN-PLDE3
- Bảng thí nghiệm: SN-PLDE3A
Sơ đồ khối của hệ thống phát triển CIC-310 đƣợc mô tả ở hình 2.1
Hình 2.1 Sơ đồ khối của hệ thống phát triển CIC-310
2.1.1 Bảng phát triển mạch SN-PLDE2
Bảng phát triển mạch SN-PLDE2 tích hợp bộ chuyển đổi SRAM dựa trên FPGA EPF8282ALC84-4 với 5000 cổng, vi điều khiển AT89C2051, thiết bị cấu hình 24LC64, lỗ cắm mở rộng 89C52 và mạch giao diện RS-232 Vi điều khiển AT89C2051 được sử dụng để truyền tải dữ liệu cấu hình đến FPGA hoặc các thiết bị SEEPROM qua cổng RS-232.
Bảng phát triển mạch có khả năng kết nối dễ dàng với nhiều mạch thí nghiệm thông qua ba bộ kết nối 40 chân J1, J2 và J3, bao gồm bảng mạch thí nghiệm SN-PLDE3A, bảng mạch đề tài, hoặc các mạch do người sử dụng thiết kế.
Nút RESET S1 được sử dụng để cài đặt hệ thống phát triển, trong khi bộ kết nối EXE MODE J6 thực hiện các tệp cấu hình khi nắp cầu nối được đặt ở vị trí bên trong Tệp cấu hình tiếp theo, hiển thị trên SEEPROM trong cửa sổ DNLD, sẽ được truyền tải và hoạt động thông qua việc dỡ bỏ và chèn nắp cầu nối mỗi lần Đồng thời, bộ kết nối J5 cung cấp nguồn DC +5V cho các mạch ngoại vi.
P1 dẫn kết Bảng phát triển mạch với máy tính cá nhân sử dụng dây cáp RS232 đã đƣợc cung cấp
Hình 2.2 Bảng phát triển mạch SN-PLDE2
Hình 2.2 Bảng phát triển mạch SN- PLDE3A
Các thiết bị ma trận phần tử logic linh hoạt (FLEX) của bộ chuyển đổi cung cấp 5 chương trình cấu hình khác nhau, cho phép truyền tải một thiết kế vào thiết bị FLEX 8000 trên bảng mạch Kiến trúc FLEX 8000 sử dụng ô ngăn SRAM để lưu trữ dữ liệu cấu hình, và những ô ngăn này sẽ được nạp khi nguồn mạch được bật và bắt đầu hoạt động.
Quá trình cấu hình thiết bị FLEX 8000 liên quan đến việc truyền tải dữ liệu lập trình SRAM một cách tự nhiên Sau khi hoàn tất quá trình cấu hình, thiết bị FLEX sẽ hoạt động theo cách đã được thiết lập.
8000 sẽ thực hiện việc cài đặt lại trình tự ghi chép, kích hoạt I/O pin và khởi động như một thiết bị logic Quá trình này được gọi là sự khởi tạo, bao gồm các hoạt động cấu hình và khởi tạo, thường được gọi là mã lệnh Trong khi đó, các hoạt động của thiết bị trong mạch bình thường được gọi là mã người dùng.
Khi cấu hình hoạt động được chọn, dữ liệu cấu hình của FPGA được lưu trữ trong chuỗi ROM bên ngoài (SROM) hoặc ROM song song, sau đó được ghi vào SPAM nội bộ Hệ thống phát triển CPLD/FPGA có sẵn ổ cắm U4 để cài đặt SROM của bộ vi xử lý 37LV65 (8KB), với Bộ SROM chiếm 5 chân FPGA: DATA0, nCONFIG, DCLK, CONF_DONE và nSTATUS Để xác định chế độ cấu hình hoạt động, nắp nối chuyển tiếp phải được đặt ở vị trí thấp nhất của J8.
Khi cấu hình thụ động được lựa chọn, dữ liệu cấu hình của FPGA sẽ được truyền từ máy chủ đến bộ RAM cấu hình của FPGA qua cổng giao tiếp RS-232 Hệ thống phát triển CIC 310 của CPLD/FPGA được thiết kế để hoạt động trong chế độ này, do đó hai nắp nối chuyển tiếp được đặt ở hai vị trí trên của J8.
Dữ liệu cấu hình của PC được lưu trữ trong bộ SEEPROM 24LC64 (U5), cho phép tự động tải lại các tệp cấu hình vào FPGA khi hệ thống khởi động lại Hệ thống sử dụng vi xử lý 24LC64 với dung lượng 8KB để thực hiện chức năng này.
Bộ nhớ được mở rộng lên 32KB thông qua 4 chip vi xử lý 24LC64 (U5-U8) Cấu hình mã được xác định bởi các chân NSP, MSEL0 và MSEL1.
Một bộ vi điều khiển AT89C52 có thể đƣợc cài đặt trong ổ cắm 89C52 để phân định thiết bị FPGA với mục đích thiết kế tính năng cao
2.1.2 Bảng thí nghiệm SN-PLDE3A
Bảng thí nghiệm SN-PLDE3A, như được mô tả trong hình 2.3, tích hợp nhiều thiết bị đầu vào và đầu ra, phục vụ cho các ứng dụng trong điện tử hiện đại Các thiết bị bao gồm LEDs, hiển thị 7 và 16 phân đoạn, bộ chuyển mạch vào logic để nhập dữ liệu, cùng với bộ định thời và máy phát điện xung cho việc phát tín hiệu Các chân cắm FPGA được đánh dấu rõ ràng trên tấm nền của bảng thí nghiệm.
Hình 2.3 Bảng thí nghiệm SN-PLDE3A
Bảng thí nghiệm đƣợc chia thành các phần nhƣ sau: a Phần đầu vào của bộ chuyển mạch Logic
Trong phần này 3 bộ công tắc mạch trƣợt 8-bit (S1, S2 và S3) đƣợc xác định là đầu vào logic
Hình 2.4 Mạch công tắc đầu vào Logic S1, S2, S3 b Phần hiển thị LED Logic
Bài viết mô tả hai bộ hiển thị 16-LED, được thể hiện trong hình 2.5 Bộ LED (D1 kết nối D16) nằm ở phía dưới bên phải của bảng thí nghiệm, thường được sử dụng để hiển thị trạng thái logic của các công tắc đầu vào Tuy nhiên, D1-D16 cũng có thể được sử dụng như bộ chỉ dẫn đầu ra nếu cần thiết, trong trường hợp này, tất cả các công tắc đầu vào sẽ được đặt ở vị trí ON.
Bộ hiển thị 16-LED nằm ở phía trên bên phải của Bảng mạch thí nghiệm, với các LED từ D17 đến D32 dùng để chỉ dẫn trạng thái logic của đầu ra Bộ 32 LEDs này được điều khiển bởi các IC CD40106.
Hình 2.5 Hiển thị Led Logic c Phần hiển thị 7 phân đoạn nối tiếp song song 6-DIG
Bài viết mô tả việc hiển thị 7 phân đoạn nối tiếp song song với 6 chữ số, được đặt ở phía trên của bảng thí nghiệm Các hiển thị này bao gồm 7 phân đoạn với 6 catot chung, và việc đặt tên cho các phân đoạn cùng với phân định chân cắm được trình bày rõ ràng trong hình 2.6.
Hình 2.6 mô tả cách phân định chân cắm của hiển thị 7 phân đoạn, trong đó đầu cuối SC catot của mỗi chữ số được kết nối với chân cắm FPGA hoặc đặt trên nắp chuyển tiếp Khi kết nối với GND, chữ số hoạt động ở chế độ song song (chế độ riêng biệt), trong khi nếu kết nối với chân cắm FPGA, chữ số sẽ hoạt động ở chế độ nối tiếp (chế độ quét hình ảnh).
Cơ bản lập trình logic FPGA
FPGA (Ma trận cổng lập trình được theo trường) có cấu trúc và hoạt động phức tạp hơn CPLD, cho phép thực hiện các chức năng phức tạp ưu việt hơn Vào năm 1985, Xilinx đã giới thiệu một ý tưởng mới kết hợp thời gian hoàn thành sản phẩm và khả năng điều khiển của PLD với mật độ và lợi thế chi phí của GateArray, từ đó dẫn đến sự ra đời của FPGA Hiện nay, Xilinx vẫn là nhà sản xuất chip FPGA hàng đầu thế giới.
Hình 2.15 Kiến trúc chung của FPGA
Cấu trúc FPGA bao gồm các tế bào logic và khối cách đều nhau, kết nối qua các đường kết nối linh hoạt, cho phép người thiết kế tùy chỉnh mạch điện Hiện nay, FPGA có mật độ cao với hàng trăm tỷ cổng và cấu trúc ngày càng đa dạng, phức tạp hơn Nhiều chức năng phức tạp đã được tích hợp sẵn nhằm nâng cao hiệu quả sử dụng FPGA, chẳng hạn như các khối tế bào logic và nhiều họ chức năng khác.
FPGA đã đƣợc tích hợp thêm các khối chức năng nhƣ các bộ nhân cứng, khối nhớ, PLL, thậm chí cả một bộ vi xử lý mạnh…
Có hai loại FPGA cơ bản: loại lập trình lại đƣợc, dựa trên công nghệ SRAM và loại lập trình một lần
Loại lập trình đƣợc (dựa trên SRAM):
+ SRAM xác định các kết nối
+ SRAM định nghĩa các hàm logic trong bảng ánh xạ (LUT-Look Up Table)
Loại lập trình một lần:
+ Kết nối dạng bẻ cầu chì
+ Sử dụng các cổng logic truyền thống
Hình 2.16 Cấu trúc của cell logic đơn giản
Hai dạng này khác nhau về quy trình thực hiện tế bào logic và cơ chế đƣợc sử dụng để nối trong thiết bị
Chip FPGA lập trình một lần sử dụng phương pháp bẻ cầu chì để tạo kết nối tạm thời, giúp loại bỏ nhu cầu về SPROM hoặc các phương tiện nạp chương trình khác Tuy nhiên, mỗi khi thay đổi thiết kế, chip cũ phải được loại bỏ hoàn toàn Tế bào logic OTP tương tự như PLD với các cổng và các trigơ đã được định trước.
FPGA dạng lập trình lại dựa trên SRAM là loại FPGA quan trọng và phổ biến nhất Khi bật nguồn, FPGA SRAM sẽ được lập trình lại vì đây là loại chip nhớ tạm thời Do đó, mỗi chip FPGA cần có bộ nhớ PROM nối tiếp hoặc bộ nhớ hệ thống để hoạt động hiệu quả.
Trong tế bào logic SRAM, bảng ánh xạ (LUT) thay thế cho các cổng thông thường, xác định giá trị đầu ra dựa trên các giá trị đầu vào để xây dựng hàm logic tổ hợp Sơ đồ "Tế bào logic SRAM" minh họa rằng 16 tổ hợp khác nhau của 4 đầu vào sẽ xác định giá trị đầu ra Ngoài ra, các ô nhớ SRAM cũng được sử dụng để điều khiển kết nối.
2.2.2 Các bước thiết kế FPGA
Bước 1: Nhập thiết kế (Design Entry): Đây là bước đầu tiên và quan trọng nhất của quá trình thiết kế cho FPGA đƣợc thiện bởi một trong ba cách:
Nhập thiết kế theo sơ đồ nguyên lý Schematic
Nhập thiết kế sử dụng ngôn ngữ mô tả phần cứng HDL
Nhập thiết kế dưới dạng sơ đồ
Bước 2: Kiểm tra và mô phỏng thiết kế (Design Verification) là quá trình thực hiện kiểm tra và mô phỏng chức năng hoạt động của thiết kế HDL đã được tạo ra Các công cụ thiết kế hỗ trợ mô phỏng theo mô hình hoạt động (Behavioral Model), và mức độ mô phỏng này không phụ thuộc vào loại FPGA được chọn Tuy nhiên, bước này có thể không cần thiết trong một số trường hợp thiết kế.
Bước 3: Tổng hợp thiết kế (Design Synthesis) là quá trình chuyển đổi thiết kế từ file văn bản HDL sang file netlist, nhằm mô tả mạch thực ở mức thấp dưới dạng cổng logic và kết nối giữa chúng Trong bước này, người dùng có thể áp dụng các công cụ tổng hợp từ nhiều hãng khác nhau để thực hiện nhiệm vụ này.
Bước 4: Thực hiện thiết kế (Design Implementation) là giai đoạn quan trọng sau khi có file netlist, nơi xây dựng cấu hình cho FPGA Trong bước này, file netlist và file ràng buộc (constraints file) được sử dụng để mô tả nguyên tắc thiết kế và các ràng buộc vật lý như vị trí đầu vào/ra, tốc độ, thời gian và tần số Quá trình thiết kế bao gồm các bước chính: biên dịch (Translate), phân bố bản thiết kế vào chip (Map), và định vị cùng định tuyến kết nối (Place and Route).
Bước 5: Mô phỏng có tham số thời gian là giai đoạn quan trọng sau khi thực hiện Place and Route, cho phép nhà thiết kế mô phỏng thiết kế ở mức cổng logic đã được định vị và định tuyến trên CPLD Phần mềm sử dụng file cấu hình được tạo ra và kết hợp với thư viện mô hình thời gian của các họ FPGA, nhằm mô phỏng hoạt động của thiết kế với các tham số thời gian trễ và thời gian thiết lập của các cổng logic Bước này đặc biệt cần thiết cho những thiết kế phức tạp và có tốc độ cao.
Bước 6: Cấu hình - Kết nối thiết bị nạp (cáp nạp) với FPGA và gọi chương trình để thực hiện việc nạp file cấu hình cho FPGA.
Ngôn ngữ mô tả phần cứng VHDL
VHDL là ngôn ngữ mô tả phần cứng dành cho các mạch tích hợp tốc độ cao, nhằm cung cấp một tiêu chuẩn ngôn ngữ mô phỏng phần cứng thống nhất Mục tiêu của VHDL là tăng tốc quá trình thử nghiệm các hệ thống số và dễ dàng áp dụng chúng vào thực tiễn.
VHDL được phát triển như một ngôn ngữ độc lập, không phụ thuộc vào bất kỳ phương pháp thiết kế hay công nghệ phần cứng nào Điều này cho phép các nhà thiết kế tự do lựa chọn công nghệ và phương pháp thiết kế trong khi chỉ cần sử dụng một ngôn ngữ duy nhất So với các ngôn ngữ mô phỏng phần cứng khác, VHDL có nhiều ưu điểm vượt trội, mang lại sự linh hoạt và hiệu quả trong quá trình thiết kế.
- Tính công cộng: VHDL đƣợc sự hỗ trợ của nhiều nhà sản xuất thiết bị cũng nhƣ nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống
- Khả năng hỗ trợ nhiều công nghệ và phương pháp thiết kế: VHDL cho phép
Thiết kế mạch điện tử có thể thực hiện bằng nhiều phương pháp khác nhau, bao gồm phương pháp thiết kế từ trên xuống và từ dưới lên, dựa vào các thư viện có sẵn VHDL hỗ trợ đa dạng các công cụ xây dựng mạch, cho phép sử dụng cả công nghệ đồng bộ và không đồng bộ.
- Tính độc lập với công nghệ: VHDL hoàn toàn độc lập với công nghệ chế tạo
Mô tả hệ thống sử dụng VHDL thiết kế ở mức cổng có thể được chuyển đổi thành các bản tổng hợp mạch khác nhau, phù hợp với công nghệ chế tạo phần cứng mới Điều này cho phép áp dụng ngay cho các hệ thống đã được thiết kế trước đó.
- Khả năng mô tả mở rộng: VHDL cho phép mô tả hoạt động của phần cứng từ
VHDL có khả năng mô tả hoạt động của hệ thống từ mức hệ thống số đến mức cổng, sử dụng một cú pháp chặt chẽ và thống nhất cho tất cả các mức.
VHDL là một tiêu chuẩn phổ biến, cho phép mô hình VHDL có khả năng tương thích cao, có thể chạy trên mọi bộ mô tả đáp ứng tiêu chuẩn này.
- Khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các thiết kế: VHDL
VHDL là một ngôn ngữ lập trình bậc cao, phù hợp cho việc thiết kế các hệ thống lớn với sự hợp tác của nhiều người Nó tích hợp nhiều tính năng hữu ích giúp quản lý, thử nghiệm và chia sẻ thiết kế, đồng thời cho phép tái sử dụng các thành phần đã có sẵn.
2.3.2 Cấu trúc ngôn ngữ của VHDL
VHDL là ngôn ngữ mô tả thiết bị phần cứng số một cách trừu tượng, không phụ thuộc vào công nghệ hay phương pháp thiết kế cụ thể Điều này cho phép VHDL diễn tả hầu hết các hệ thống phần cứng số thông qua các khái niệm và mô hình trừu tượng.
- Mô hình hoạt động (a Model of Behavior)
- Mô hình thời gian (a Model of Time)
- Mô hình cấu trúc (a Model of Structure) Để thực hiện mô tả cho một hệ thống số nào đó cần thực hiện các bước như sau:
- Phân tích yêu cầu của hệ thống số cần phải thiết kế hoặc cần phải mô tả
- Phân tách hệ thống thành những khối con
- Xác định mô hình mô tả phù hợp cho mỗi khối con hoặc cho cả hệ thống
- Sử dụng ngôn ngữ VHDL để mô tả hệ thống số theo các mô hình đã xác định
VHDL là một ngôn ngữ mô tả phần cứng có nhiều điểm tương đồng với các ngôn ngữ lập trình bậc cao, bao gồm cấu trúc rõ ràng, cú pháp riêng biệt và cách tổ chức chương trình đặc thù Nó cũng có từ khóa riêng và phương pháp biểu diễn số liệu độc đáo, giúp người dùng dễ dàng phát triển và mô phỏng các hệ thống phần cứng.
Trong ngôn ngữ VHDL gồm có 3 đối tƣợng là:
Tín hiệu là yếu tố đại diện cho kết nối giữa các cổng vào và ra của thực thể, cũng như giữa các cổng của các khối phần cứng trong thực thể Chúng đóng vai trò là phương tiện truyền tải dữ liệu động giữa các thành phần bên trong thực thể.
Cú pháp khai báo tín hiệu nhƣ sau:
Signal tên_tín_hiệu {,tên_tín_hiệu}:kiểu_dữ_liệu :=’giá_trị_khởi_tạo’;
Biến (Variable) là đối tượng cục bộ dùng để lưu trữ các kết quả trung gian trong quá trình thực hiện Biến chỉ có thể được khai báo và sử dụng trong process và chương trình con Cú pháp khai báo biến tương tự như khai báo tín hiệu, với định dạng: variable tên_biến {,tên_biến}: kiểu_dữ_liệu :=’giá_trị_khởi_tạo’.
Nếu không được khởi tạo giá trị ban đầu, biến sẽ nhận giá trị khởi tạo thấp nhất trong miền xác định của kiểu dữ liệu.
Hằng (constant) trong VHDL là đối tượng không thay đổi giá trị trong suốt quá trình thực hiện, được gán giá trị cụ thể khi tạo ra Hằng có tính toàn cục và có thể được khai báo trong các thành phần như package, entity, architecture, procedure, và process Cú pháp khai báo hằng bao gồm: constant tên_hằng {,tên_hằng}: kiểu_dữ_liệu := 'giá_trị_khởi_tạo';.
Trong VHDL có 4 dạng dữ liệu:
Vô hướng : gồm các dữ liệu có giá trị đơn như bit, boolean, integer, real, physical,
character, std_logic và std_ulogic, enumerated (kiểu liệt kê)
Kiểu ghép: các dữ liệu dưới dạng một nhóm các thành phần như mảng, bảng ghi
(record) Bit_logic_vector, std_logic_vector và String đều là những dạng dữ liệu ghép đã đƣợc định nghĩa sẵn
2-D Arrays: các dữ liệu có dạng mảng 2 chiều - kiểu dữ liệu mảng của các phần tử mạng 1 chiều hay bảng ghi
VHDL Subtypes: dạng dữ liệu con do người dùng tự định nghĩa dựa trên những dạng có sẵn c Các phép toán trong VHDL
Logical operators are utilized for data types such as bit, boolean, bit_vector, and std_logic_vector These operators include: and, or, nand, nor, xor, not, and xnor.
Toán tử quan hệ được sử dụng cho hầu hết các dạng dữ liệu và tất cả các toán tử này đều trả về giá trị dưới dạng boolean Các toán tử quan hệ bao gồm: =, /=.
Sử dụng phần mềm MAX Plus II
Thực hiện cài đặt theo các bước sau:
- Mở file cài đặt chương trình hoặc đĩa cài MAX Plus II lên
- Chọn máy chủ Full/Custom/FLEXlm Server
- Nhấn vào nút NEXT để hiện cửa sổ License Agreement (Hợp đồng bản quyền MAX+plus II)
- Bấm YES để đồng ý với hợp đồng bản quyền và qua bước tiếp theo
- Nhập tên người dùng và tên công ty sau đó bấm NEXT
- Cửa sổ chọn hình thức cài đặt hiện lên, chọn Full installation (cài đặt đầy đủ)
- Các bước còn lại ta chỉ việc bấm NEXT và đợi qua trình cài đặt phần mềm hoàn thành
2.4.2 Trình tự tạo một Project trên phần mềm MAX Plus II
Ví dụ chạy chương trình Bộ dồn kênh tuyên tính từ 4 đầu vào thành 1 đầu ra: Bước 1 Khởi động phần mềm Max Plus II
Bước 2 Trỏ chuột vào File => Project => Name để tạo file mới
Bước 3 Trên cửa sổ project Name ở khung Directories max2work, ở khung project name nhập vào “Cpldex\seld4”
Bước 4 Một thông báo xuất hiện nhấn Yes
Bước 5 Vào trình đơn File new Graphic Editor file( tệp tin soạn thảo trên nền đồ họa) ok
Step 6: An Untitled screen appears where you can toggle the visibility of guidelines in the editing window by navigating to Options and selecting Show Guideline To adjust the grid width, choose Guideline Spacing and set the grid coordinates to 5-5.
Step 7: Retrieve components by left-clicking on any empty space to initiate a kick and intersection Select the symbol by entering the symbol name and navigating to c:\maxplus2\max2lib\seld4, then choose the desired component from the symbol file window.
Bước 8 Tạo các đầu ra đầu vào.Tạo đầu vào Click vào bên trái linh kiện “ -
” gõ I nếu tìm Input O nếu tìm Output ( làm tương tự như lúc lấy linh kiện not)
Bước 9 Các thao tác linh kiện đầu vào đầu ra.Click và ô Find name và nhập tên mới
Để nối dây linh kiện, bạn cần đưa dây vào chân linh kiện cho đến khi con trỏ chuột hiển thị dấu cộng Sau đó, nhấn và giữ chuột trái, kéo đến điểm cần nối và thả chuột để hoàn tất.
Step 11 involves saving and verifying your design by navigating to File, then Project, and selecting Save and Check In Step 12, you need to choose the device group and type by assigning the device, selecting Flex8000, and then choosing EPF8282ALC84-4 before clicking OK.
Tiếp theo chọn Assign Global project device option
Bước 13 Chọn tốc độ biên dịch.Vào Assign Golbal project logic synthensis
Step 14 involves assigning pins to the device within the Max+plusII software Navigate to the floorplan editor, select Layout, and then access the device view Under Layout, go to current Assignments Floorplan The assignment sequence for input data results is as follows: d0=P06=S1-5, d1=P07=S1-6, d2=P08=S1-7, and d3=P09=S1-8.
Các kết quả kiểm soát đầu ra:dec0=P01=S1-1,dec1=P02=S1-2,dec2=P03=S1- 3,dec3=P04=S1-4
Kết quả đầu ra=P13=SA1
Bước 15 Lưu và biên dịch thiết kế.Chọn File project save& compile
THIẾT KẾ BỘ TỔNG HỢP TẦN SỐ TRÊN FPGA
Sơ đồ khối
Hình 3.1 cho thấy một sơ đồ khối điển hình của bộ tổng hợp tần số 16-bit
Bộ cộng 16-bit bao gồm một bộ lưu trữ được hình thành từ các mạch lật D-type Ban đầu, bộ lưu trữ được thiết lập ở trạng thái xóa và phản hồi đầu vào B, trong khi tần số (FS) được nạp vào đầu vào A Bộ cộng thực hiện phép cộng hai số lượng 16-bit tại đầu vào và tạo ra phần tổng S.
Hình 3.1 Sơ đồ khối của bộ tổng hợp tần số 16-bit
Trước xung đồng hồ đầu tiên, tổng một phần A+B=S=FS đã được hình thành và xuất hiện tại đầu ra bộ cộng Tại xung đồng hồ đầu tiên, tổng một phần được lưu trữ và sau đó xuất hiện tại bộ cộng đầu vào B Bộ tổng một phần lần hai S=A+B=FS+FS/S xuất hiện tại đầu ra bộ cộng, và quá trình bổ sung tiếp tục, với tổng một phần tăng lên 1FS tại mỗi xung đồng hồ Trong quá trình này, nếu tổng một phần lớn hơn giá trị tràn 65536 của bộ cộng 16-bit, một xung thực hiện sẽ xuất hiện tại bộ cộng kèm theo trạm “carry-out Cout” Sau xung đồng hồ N, tổng một phần bằng N x FS và số trạm “Cout” có thể được thể hiện qua các phương trình liên quan.
No = St / OVF = Ni x FS / OVF = Ni x FS / 2n (3.2)
Nơi No là số xung trạm "Cout pulse number", Ni là số xung đồng hồ, và FS là giá trị tần số được thiết lập OVF biểu thị giá trị tràn, n là số bít của bộ cộng, và St là tổng cuối cùng Để thiết lập giá trị tần số, cần thay thế tần số đồng hồ đầu vào Fclk cho Ni.
N cho FS, và tần số đầu vào Fout cho No, phương trình trên có thể được viết lại nhƣ
Nếu tần số đầu vào đồng hồ đƣợc thiết lập là 6.5536 MHz, sau đó tần số đầu ra của một bộ lưu trữ 16-bit được tính bằng
Nếu tần số đầu vào đồng hồ đƣợc thiết lập là 6.5536 MHz, sau đó tần số đầu ra của một bộ lưu trữ 16-bit được tính bằng
No = St / OVF = Ni x FS / OVF = Ni x FS / 2n (3.6)
Nơi No là số xung trạm "Cout pulse number", Ni là xung đồng hồ số, và FS là giá trị tần số thiết lập OVF thể hiện giá trị tràn và n là số bít của bộ cộng St là tổng cuối cùng Để thay thế tần số đồng hồ đầu vào Fclk cho Ni, cần thiết lập giá trị tần số tương ứng.
N cho FS, và tần số đầu vào Fout cho No, phương trình trên có thể được viết lại nhƣ
Nếu tần số đầu vào đồng hồ đƣợc thiết lập là 6.5536 MHz, sau đó tần số đầu ra của một bộ lưu trữ 16-bit được tính bằng
Nếu tần số đầu vào đồng hồ đƣợc thiết lập là 6.5536 MHz, sau đó tần số đầu ra của một bộ lưu trữ 16-bit được tính bằng
Giá trị N được thiết lập trong khoảng từ 1 đến 65535, cho phép tần số đầu vào được điều chỉnh trong dải từ 100 Hz đến 65355 MHz thông qua thiết lập đầu vào tần số N.
Hình 3.2 Sơ đồ cấu trúc của máy phát tín hiệu tương tự sử dụng kỹ thuật tổng hợp tần số
Sơ đồ cấu trúc của máy phát tín hiệu tương tự sử dụng kỹ thuật tổng hợp tần số được thể hiện trong Hình 3.2, bao gồm các thành phần chính như bộ tổng hợp tần số, bộ đếm phân chia-bởi-100, bảng tìm kiếm ROM và chuyển đổi D/A Khi tần số đồng hồ được thiết lập, các thành phần này hoạt động cùng nhau để tạo ra tín hiệu tương tự chất lượng cao.
Fclk = 52.4288 MHz =(219) x 10Hz, tần số đầu ra Fout = N x Fclk/219=N x
10 Hz Do đó, tần số đầu ra từ 10 Hz đến 26.2144 MHz thu đƣợc bởi giá trị N từ
Giá trị kỹ thuật số từ 1 đến 262144 tương ứng với điện áp tương tự trong ROM, với địa chỉ được xác định bởi đầu ra tắt từ bộ đếm chia-bằng-1000 Giá trị này được chuyển đổi thành điện áp tương tự thông qua chuyển đổi D/A, tạo ra một chu trình tín hiệu tương tự tại đầu ra DAC cho mỗi 100 xung đồng hồ Tần số đầu ra Fv có thể được điều chỉnh chính xác từ 0.1 Hz đến 262.144 KHz Khi Fclk được cung cấp bởi một máy hiện sóng ổn định và chất bán dẫn chính xác, Fout và Fv sẽ có độ chính xác và ổn định cao.
Ngoài ra, nhiều bộ tổng hợp tần số được sử dụng cho các ứng dụng như bộ điều biến FM, bộ định thời chính xác và thiết lập nhiều tần số cho CPU mô phỏng trong mạch (ICE).
Sơ đồ nguyên lý của bộ tổng hợp tần số
Hình 3.3 Sơ đồ nguyên lý của bộ tổng hợp tần số 16-bit.(freqsyn.tdf)
Tập tin freqsyn.tdf, như thể hiện trong hình 3.3, thực hiện một bộ tổng hợp tần số 16-bit Câu lệnh INCLUDE được sử dụng để nhập khẩu chức năng LPM_ADD_SUB từ Megafunction do ALTERA cung cấp.
LPM cung cấp các chức năng đến TDF thông qua phần VARIABLE, với mệnh đề (LPM_WIDTH, LPM_DIRECT='ADD') để xác định tham số WIDTH là 16 bits và tham số DIRECT cho phép thực hiện phép cộng Bộ tích lũy Acc là một bộ lưu trữ 16-bit được xây dựng từ 16 D-type flip-flops, nhằm lưu trữ một phần tổng cộng Các bộ cộng mang Cout được theo sau bởi một D-type flip-flop để tạo ra sóng đối xứng vuông, được gọi là DP% Tần số đầu vào được xác định bởi các tham số này.
Fout = sck x Freq[15 0] / 217 = sck x Freq[15 0] / 131072 Khi tần số đầu vào đồng hồ được thiết lập ở mức 13.1072MHz, tần số đầu ra sẽ được tính theo công thức Fout = Freq[15 0] x 100Hz, cho phép tạo ra bất kỳ tần số nào từ 100Hz đến 6.5535MHz Đầu ra dạng sóng vuông này còn được gọi là tần số tổng hợp hài hòa hoặc tần số thay đổi quan trọng (FSK) trong bộ điều biến.
Bộ tổng hợp tần số có ưu điểm vượt trội về tốc độ so với bộ tổng hợp tần số sử dụng vòng khóa pha (PLL) Trong các hệ thống truyền thông, bộ điều chế FSK rất hữu ích khi kết hợp với một đồng hồ.
10- hoặc 11-MHz để kiểm soát thiết lập bảng điều khiển Để có đƣợc tần số đầu vào của 10 hoặc 11 MHz, bộ tổng hợp tần số có thể đƣợc xây dựng từ một bộ lưu trữ 5-bit với một đồng hồ đầu vào 64-MHz và một đầu vào thiết lập tần số N của 0AH hoặc 0BH Do đó, tần số đầu ra có thể là 10 MHz (NH) hoặc 11 MHz (NH).