thiết kế số các khối mạch tổ hợp các flop flops thanh ghi và các bộ đếm thiết kế số các khối mạch tổ hợp các flop flops thanh ghi và các bộ đếm chốt người trình bày ts

Các thời gian setup và hold.[r]

Thiết kế số

Các khối mạch tổ hợp:

Các Flop-Flops, thanh ghi và các bộ đếm: Chốt

Người trình bày:

TS Hoàng Mạnh Thắng

Các phần tử lưu giữ

đầu ra phụ thuộc vào các tín hiệu vào

những trạng thái đầu vào hiện tại mà còn phụ thuộc trạng thái trước đó của mạch

các tín hiệu logic

Mạch tuần tự-sequential

circuit

 Nội dung của các phần tử nhớ biểu diễn trạng thái của mạch

 Thay đổi đầu vào có thể làm thay đổi hoặc ko làm thay đổi trạng thái của mạch

 Mạch thay đổi thông qua một chuõi các trạng thái như kết quả của các thay đổi ở đầu vào

 Mạch có đặc điểm này gọi là sequential

circuits

Hệ thống điều khiển báo động

 Mạch báo động ON khi đầu ra sensor

bật

 Mạch cần phần tử nhớ để nhớ rằng báo động phải được active cho tới khi nhấn RESET

Phần tử nhớ đơn giản

 Có đường hồi tiếp để nhớ dữ liệu

Chốt SR

 Có thể biểu diễn dùng NOR

 Có các đầu vào Set và Reset làm thay đổi trạng thái Q của mạch

 Mạch được xem như là chốt

Chốt SR, cont.

Sơ đồ thời gian của chốt SR

Cùng về 0

Sơ đồ thời gian của chốt SR

 Nếu thời gian trễ lan truyền từ Qa và Qb chính xác giống nhau  ở t10 tiếp tục

không xác định

 Thực tế có thể có trễ khác nhau  chốt thiết lập về một trong hai trạng thái ổn định (nhưng ta ko biết trạng thái nào)

 Do vậy S=R=1 được xem như la tổ hợp cấm trong mạch chốt SR

Chốt được đóng mở-Gated SR latch

 Chốt SR thay đổi trạng thái khi đầu vào thay đổi

 Có thể thêm tín hiệu cho phép vào SR để điều khiển quá trình thay đổi trạng thái

 Mạch đó được xem là chốt SR được

đóng mở

Chốt được đóng mở-Gated SR latch, cont.

Sơ đồ thời gian

Chốt SR dùng cổng NAND

Chốt D có clk

 Chốt có một đầu vào dữ liêu D lưu giảtị vào dưới sự điều khiển của tín hiệu Clk

 Gated D Latch

Chốt D có clk, cont

Cảm nhận them mức và sườn

(level vs edge)

 Đầu ra của chốt D được điều khiển bởi mức (0 hoặc 1) của đầu vào Clk  cảm nhận theo level

 Có thể thay đổi đầu ra khi Clk chuyển mức  cảm nhận theo sườn - edge

Ảnh hưởng của trễ lan truyền

 Các phần trước chưa quan tâm đến tác động của trễ lan truyền Thực tế nó xảy ra

 Cần đảm bảo ổn định tín hiệu đầu vào khi có thay đổi xảy ra ở Clk

 Thời gian tối thiểu để tín hiệu D duy trì ổn định trước khi sườn âm (10) của Clk được gọi là thời gian setup (tsu)

 Thời gian tối thiểu để tín hiệu D duy trì ổn định sau khi sườn âm của Clk gọilà thời gian giữ

(hold time) - th

Các thời gian setup và hold