1. Trang chủ
  2. » Giáo Dục - Đào Tạo

THIẾT bị LOGIC lập TRÌNH được (PLD) (kỹ THUẬT số SLIDE) (chữ biến dạng do slide dùng font VNI times, tải về xem bình thường)

16 36 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang 16
Dung lượng 1,75 MB

Các công cụ chuyển đổi và chỉnh sửa cho tài liệu này

Nội dung

THIẾT BỊ LOGIC LẬP TRÌNH ĐƯỢC Programmable Logic Device... Cấu trúc ROM có ngõ vào điều khiển 7... Cổng đệm ba trạng thái Tristate Output Buffer:- 3 trạng thái tristate: LOW / HIGH / H

Trang 1

THIẾT BỊ LOGIC LẬP

TRÌNH ĐƯỢC (Programmable Logic

Device)

Trang 2

BỘ NHỚ BÁN DẪN

Bộ nhớ bán dẫn

PROM EPROM EEPROM

PLD

PLA PAL LCA

PPAL EPLPAL EEPPAL

EPLD PEEL GAL

Trang 3

BỘ NHỚ ROM

Input: các tín hiệu địa chỉ (Address) Output: các tín hiệu dữ liệu (Data)

A0

A1

An-1

D0

D1

Dm-1

INPUT (n đường)

OUTPUT (m đường)

Kích thước ROM: 2n x m (bit)

3

Trang 4

word line

bit line

1

0

1

1 0 0

1 1 1 1 1 1

1 1

0 1 0 0

Bảng nạp ROM

A2 A1 A0 D3 D2 D1 D0

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

1 1 1 0

1 1 0 1

1 0 1 1

0 1 1 1

0 0 0 1

0 0 1 0

0 1 0 0

1 0 0 0

Cấu trúc nội ROM 8 x 4 (bit)

1

Trang 5

ROM 128 x 1 (bit) giải mã 2 chiều

5

Trang 6

ROM 32K x 8 (bit) = 32KB

Trang 7

Cấu trúc ROM có ngõ vào điều khiển

7

Trang 8

Cổng đệm ba trạng thái (Tristate Output Buffer):

- 3 trạng thái (tristate): LOW / HIGH / HIGH impedance

- Trạng thái tổng trở cao (HIGH impedance): ngõ ra hở mạch

- Ngõ điều khiển 3 trạng thái:

* HIGH: The buffer is Active

* LOW: HIGH impedance

Trang 9

Các EPROM thông dụng

9

Trang 10

(PROGRAMMABLE LOGIC ARRAY)

INPUT

(n bit)

OUTPUT (m bit)

k product term (số hạng tích)

Dãy

Trang 11

Dãy AND có thể lập trình

Dãy OR có thể lập trình

11

Trang 12

0 1

B

C

C C B B A A

A B

A C

B C

A B C

F1

F1 = A B + A C + A B C F2 = A C + B C

F2

Bảng nạp PLA

A B C F2 (C) F1 (T)

1 0 -

A B A C 1 - 1

B C - 1 1

A B C 0 1 0

0 1

1 1

1 0

0 1

Trang 13

(PROGRAMMABLE ARRAY LOGIC )

- Dãy AND lập trình, dãy OR cố định

- Cấu trúc PLA: số ngõ vào, số ngõ ra và số cổng AND trên 1 cổng OR

- Mỗi ngõ ra là cổng OR có số ngõ vào cố định

- Số hạng tích không sử dụng chung cho các ngõ ra

13

Trang 14

Cấu trúc PAL 3 ngõ vào, 3 ngõ ra, 3 cổng AND / OR

1 2 3

4 5 6

7 8 9

I1

I2

I3

F1

F2

F3

Trang 15

1 2 3

4 5 6

7 8 9

B

C

X

Y

Z

A A B B C C X X

X = A B + B C Y = A + B C Z = A B + B C + B C + A C

= X + B C + A C

15

Trang 16

X = A B + B C Y = A + B C Z = A B + B C + B C + A C

= X + B C + A C

Bảng nạp PAL

X = A B + B C

1 1

1 1

0 Y = A

0 0 + B C

Z = X

1

0 0 + B C

0 1 + A C

1 2 3 4 5 6 7 8 9

Ngày đăng: 29/03/2021, 10:29

TỪ KHÓA LIÊN QUAN

🧩 Sản phẩm bạn có thể quan tâm

w