Thiết kế bộ chuyển đổi số tương tự 8 bít sử dụng công nghệ bán dẫn cmos

Nội dung của luân văn bao gồm 5 chương: - Chương 1 Tổng quan về chuyển đổi số - tương tự Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự - Chương 2 Các kiến trúc

ĐẠI HỌC QUỐC GIA HÀ NỘI

THI ẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ

Ngành: Công nghệ Điện tử- Viễn Thông

Chuyên ngành: Kỹ thuật Điện tử

Nguyễn Mạnh Phương

MỤC LỤC

Trang phụ bìa Trang

Lời cam đoan 1

Mục lục 1

Danh mục các bảng 4

Danh mục các hình vẽ 5

MỞ ĐẦU 9

Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 10

1.1 Giới thiệu: 10

1.2 Các thông số của bộ chuyển đổi số-tương tự 11

1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) 13

1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) 14

1.2.3 Độ lệch không (Offset) 16

1.2.4 Lỗi gain (Gain Error) 17

1.2.5 Độ trễ (Latency) 18

1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) 18

1.2.7 Dải động (Dynamic Range, DR) 18

Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 19

2.1 Mã đầu vào số (Digital Input Code) 19

2.2 Kiến trúc chuỗi điện trở ( Resistor String) 19

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) 20

2.4 Kiến trúc Steering dòng điện ( Current Steering) 22

2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) 24

2.6 DAC tuần hoàn (Cyclic DAC) 25

2.7 DAC đường ống (Pipeline DAC) 26

Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS 28

3.1 Các quy trình sản xuất bán dẫn MOS cơ bản 28

3.1.1 Ôxi hóa (Oxidation) 29

3.1.2 Khuếch tán (Diffusion) 30

3.1.3 Cấy ion (Ion Implantation) 31

3.1.4 Lắng đọng (Deposition) 32

3.1.5 Ăn mòn (Etching) 32

3.1.6 Quang khắc (Photolithography) 34

3.2 Transistor MOS 37

3.2.1 Cấu trúc vật lý: 37

3.2.2 Nguyên lý hoạt động cơ bản: 38

3.3 Các linh kiện thụ động (Passive component) 44

3.3.1 Tụ điện (Capacitor) 44

3.3.2 Điện trở (Resistor) 48

3.4 Layout mạch tích hợp 49

3.4.1 Vấn đề matching: 50

3.4.2 Layout transistor MOS: 56

3.4.3 Layout điện trở: 58

3.4.4 Layout tụ điện: 59

Chương 4 - MÔ HÌNH THIẾT BỊ MOS 62

4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) 62

5.3 Thiết kế chi tiết của các khối 78

5.3.1 Khối Logic Input 79

5.3.2 Thanh ghi 83

5.3.3 Khối điều khiển (Control Logic) 89

5.3.4 Bộ lập mã thermometer 91

5.3.5 Khối tạo dòng phân cực 97

5.3.6 Khối tạo dòng DAC 99

5.3.7 Khối driver 106

5.3.8 Khối chuyển đổi dòng điện – điện áp 109

5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC 113

KẾT LUẬN 122

TÀI LIỆU THAM KHẢO 123

PHỤ LỤC 124

Phụ lục A Kí hiệu và mô hình của các phần tử mạch điện 124

Phụ lục B Các mẫu vẽ thể hiện các lớp layout 130

Phụ lục C Các quy tắc layout của công nghệ CMOS 0.6μm 132

Phụ lục D Sơ đồ mạch điện và layout của các cổng logic 146

Phụ lục E Nội dung các file mô phỏng 150

DANH MỤC CÁC BẢNG

Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự 19

Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với V REF=5V 26

Bảng 2.7-1 Đầu ra của bộ DAC đường ống với V REF=5V 27

Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ độngcủa công nghệ CMOS 0.8μm 48

Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự 75

Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự 76

Bảng 5.2-1 Chức năng của các tín hiệu điều khiển 77

Bảng 5.3.2-1 Hoạt động chức năng của RSFF 84

Bảng 5.3.3-1 Bảng chân lý của khối điều khiển 90

Bảng 5.3.4-1 Bảng chân lý của bộ lập mã Thermometer 92

Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC 116 Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC 116

Hình 1.2.2-2 Ví dụ về INL của bộ DAC 15

Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng 16

Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit 17

Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit 17

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra 20

Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R 21

Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch 22

Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện 22

Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòngtrọng lượng nhị phân 23

Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bitvà (b) Đầu vào mã thermometer 23

Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 24

Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn 25

Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống 26

Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc 28

Hình 3.1-1 Wafer bán dẫn 29

Hình 3.1-2 Sự ôxi hóa 30

Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn 31

Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn 33

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 35

Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n 38

Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất 38

Hình 3.2-3 Mặt cắt ngang của transistor kênh n với v DS nhỏ vàv GS V T 41

Hình 3.2-4 Khi v DS tăng cho đến khi v GD V T, kênh trở thành pinched off ở drain 43

Hình 3.2-5 Đặc tuyến i D v DScủa transistor MOS lí tưởng 43

Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) 45

Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang 47

Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n 49

Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi

mạch khác với các kích thước của các mask layout 50

Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C 51

Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng 53

Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực 54

Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình trònđể tối thiểu tỉ số chu vi trên diện tích 55

Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên 55

Hình 3.4-7 Ví dụ layout một transistor MOS 56

Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c) 57

Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thểvà (b) điện trở giếng 58

Hình 3.4-10 Dòng điện trong thanh dẫn điện 59

Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại 61

Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p 62

Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n 64

Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n 64

Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực 65

Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ 67

Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt 69

Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với VDS nhỏ 70

Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off 71

Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động 72

Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trốngđược tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh 73

Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song 76

Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự 76

Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG) 78

Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input 80

Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in 80

Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt 81

Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V 82

Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạchcủa mạch logic_in ở VDD = 3V 82

Hình 5.3.1-6 Sơ đồ layout của mạch logic_in 83

Hình 5.3.1-7 Sơ đồ layout của khối Logic Input 83

Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 84

Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển 91

Hình 5.3.3-3 Sơ đồ layout của khối điều khiển 91

Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh 93

Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer 95

Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer 96

Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer 96

Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS) 97

Hình 5.3.5-2 Kết quả mô phỏng dòng IQ theo điện áp nguồn cung cấpcủa khối tạo dòng phân cực 99

Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực 99

Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực 100

Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực 102

Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực 102

Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit 103

Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit 104

Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit 105

Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit 105

Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group 105 Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group 106

Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group 106

Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group 106

Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit 107

Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x 107

Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x 108

Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit 108

Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit 108

Hình 5.3.7-6 Sơ đồ layout của Driver1x 109

Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp 109

Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP 111

Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp VOUT = VREF, CL=100pF, RL=∞ 112

Hình 5.3.8-4 Sơ đồ layout của mạch OAMP 112

Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit 114

Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit 115

Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ 116

Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở

VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117

Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117

Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ 118

Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) 118

Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (VDD=5,5V, nhiệt độ 105oC) 119

Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ) 119

Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC 120

Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit 121

Hình A-1 Kí hiệu của các phần tử mạch điện 124

Hình B-1 Các mẫu vẽ thể hiện các lớp layout……….130

Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo 146

Hình D1-2 Sơ đồ layout của cổng đảo 146

Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào 147

Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào 147

Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào 148

Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào 148

Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào 149

Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào 149

và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng được mở rộng và phát triển

Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương

tự 8 bit trên công nghệ bán dẫn CMOS Nội dung của luân văn bao gồm 5 chương:

- Chương 1 Tổng quan về chuyển đổi số - tương tự

Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự

- Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - số

Trình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến trúc của bộ chuyển đổi số - tương tự

- Chương 3 Tổng quan về công nghệ CMOS

Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết cho người thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên

lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích hợp

- Chương 4 Mô hình thiết bị MOS

Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và

mô phỏng mạch điện

- Chương 5 Thiết kế DAC

Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ layout của chip DAC 8 bit theo kiến trúc steering dòng điện

Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả

có thể hoàn thiện bản luận văn này

Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ

1.1 Giới thiệu:

Sự phát triển của xử lý tín hiệu số và tính toán số trong các hệ thống điện tử được mô tả là "thế giới trở nên số hơn mỗi ngày" So sánh với các mạch tương tự (analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn,

sự thay đổi của nguồn nuôi và công nghệ Mạch số cho phép thiết kế dễ dàng hơn, có khả năng tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn Nhưng yếu tố cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các mặt của cuộc sống là chất lượng (performance) vượt trội của các mạch số, là kết quả của sự tiến bộ của các công nghệ mạch tích hợp, nhất là công nghệ mạch tích hợp VLSI (VLSI – Very Large Scale Integration) Nó cho phép các mạch số thế hệ mới đạt được tốc độ cao hơn, tích hợp nhiều chức năng hơn trên chip, công suất tiêu tán thấp hơn, giá thành rẻ hơn, v.v

Với những ưu điểm như vậy, mạch số ngày càng thay thế các mạch tương tự cùng chức năng Tuy nhiên, các mạch số không thể thay thế hoàn toàn được các mạch tương tự vì những yếu tố sau:

(1) Bản chất tín hiệu xảy ra trong tự nhiên là tương tự (analog)

(2) Con người nhận thức và nhớ được thông tin ở dạng tương tự

Hơn nữa, dưới tác động của trên môi trường truyền dẫn, tín hiệu số có thể bị suy giảm đến mức chúng trở thành so sánh được với nhiễu, lúc đó cần thiết phải xem chúng như các tín hiệu tương tự

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số

Để bộ xử lý số có thể "giao tiếp" với thế giới tương tự, các mạch thu thập và tái tạo lại

dữ liệu phải được sử dụng Phía front end sử dụng các bộ chuyển đổi tương tự - số (ADCs) để thu thập và số hóa tín hiệu Phía back end sẽ sử dụng các bộ chuyển đổi số

Thế giới tương tự

Chuyển đổi

tương tự - số Bộ xử lý số

Chuyển đổi số- tương tự

1.2 Các thông số của bộ chuyển đổi số-tương tự

Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự

Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tương tự (Chú ý: đầu ra của bộ chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện Ở đây, vì mục đích miêu tả các thông số của bộ chuyển đổi số - tương tự nên ta giả sử tín hiệu tương tự ở đầu ra là điện áp)

Mỗi từ mã N bit ở đầu vào bộ DAC, kí hiệu là D0,D1, ,D N1, được ánh xạ tới một giá trị điện áp tương tự v OUT v OUT được xác định như sau:

REF OUT FV

trong đó:

REF

V là tín hiệu điện áp chuẩn

F là hệ số được xác định bởi giá trị của từ mã D,( 



 1

02

Bằng việc vẽ đồ thị v OUT phụ thuộc vào từ mã D, ta sẽ có đồ thị hàm truyền của

bộ D/A

Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit

Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tưởng của hai từ mã liên tiếp nhau, Ideal slope: độ dốc lý tưởng) Ở đây giá trị trục tung được chuẩn hóa theo V REF Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi

vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc

Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị V REF, giá trị lớn nhất, còn được gọi là

REF N N

Bit ít ý nghĩa nhất (Least significant bit: LSB) là bit ngoài cùng bên phải của từ mã và

được kí hiệu là D0 LSB xác định lượng thay đổi nhỏ nhất có thể của điện áp đầu ra tương tự 1 LSB được xác định như sau:

N REF V LSB

2

1 

Ví dụ với bộ D/A 3 bit có V REF = 5V thì 1LSB=5/8=0,625V

Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã,

được ký hiệu là D N 1 Khi bit này thay đổi thì điện áp tương tự ở đầu ra thay đổi một lượng tương ứng bằng 1/2 V REF

Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tưởng (bằng 1LSB) ở đầu ra của hai từ mã liên tiếp DNL tại từ mã n được xác định theo biểu thức sau:

LSB n

v n v DNL n  [ OUT( )  OUT(  1 )] 

trong đó v OUT (n)là giá trị ở đầu ra thực tế của bộ DAC tại từ mã n

Ví dụ:

Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit

Hình 1.2.1-1 cho ví dụ về DNL (Ideal height: độ chênh lệch điện áp ra lí tưởng của hai từ mã liên tiếp) Tại từ mã 001, giá trị thực tế bằng giá trị lý tưởng vì vậy DNL1=0 Tương tự, ta có DNL2=0 Tại từ mã 011, mức chêch lệch giữa từ mã 011 và

từ mã kề nó là từ mã 010 bằng 1,5 lần LSB vì thế DNL3=1,5 LSB-1 LSB=0,5 LSB

Tương tự, ta xác định được giá trị DNL cho các từ mã còn lại là:

DNL4=0,5 LSB-1 LSB=-0,5 LSB DNL5=0,25 LSB-1 LSB=-0,75 LSB

DNL6=1,75 LSB-1 LSB=0,75 LSB DNL7=1 LSB-1 LSB=0 LSB

Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính xác N bit Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ DAC 4 bit mà thôi Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó được cho rằng là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không luôn luôn tăng khi từ mã số ở đầu vào tăng Bộ DAC nên luôn có tính monotonic nếu muốn thực hiện chức năng không có lỗi Dưới đây là đồ thị DNL của bộ DAC 3 bit có hàm truyền ở hình 1.2.1-2

Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng

1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL)

INL được định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của điểm tương ứng nằm trên đường thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị cuối cùng ở đầu ra của bộ chuyển đổi Thông số này xác định độ tuyến tính của đặc tuyến hàm truyền của bộ chuyển đổi số-tương tự Biểu thức xác định INL tại từ mã n,

kí hiệu là INLn, là như sau:

tham chiếu tại từ mã n

Hình 1.2.2-1 Cách xác định INL của bộ DAC

Ví dụ về INL:

Hình 1.2.2-2 Ví dụ về INL của bộ DAC

Đầu tiên đường tham chiếu được vẽ qua giá trị đầu tiên và giá trị cuối cùng line through first and last output points) INL bằng 0 đối với các mã mà ở đó giá trị đầu ra nằm trên đường tham chiếu này, vì thế INL2 = INL4 = INL6 = INL7 = 0 Chỉ các đầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiếu Ở mã

(Straight-001 và 011, giá trị đầu ra đều lớn hơn giá trị đường tham chiếu một lượng là ½ LSB, vì thế INL1 = INL3 = 0,5 LSB Tương tự INL5 = -0,75 LSB

Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng

Cũng có một số phương pháp khác được sử dụng để đo INL Có phương pháp so sánh giá trị đầu ra với đường tham chiếu lí tưởng (chính là đặc tuyến hàm truyền lý tưởng của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi này cũng được bao hàm trong INL

Phương pháp khác, được gọi là phương pháp "best-fit", cố gắng tối thiểu INL bằng cách xây dựng đường tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn các giá trị đầu ra Mặc dù phương pháp này tối thiểu INL nhưng nó vẫn không được sử dụng rộng rãi bằng phương pháp trong đó đường tham chiếu là đường thẳng nối giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng

1.2.3 Độ lệch không (Offset)

Một cách lí tưởng, đầu ra tương tự sẽ là 0V khi giá trị từ mã số D = 0 Tuy nhiên một offset tồn tại nếu điện áp đầu ra tương tự không bằng không Điều này dẫn tới hàm truyền bị dịch như minh họa ở hình 1.2.3-1

Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit

1.2.4 Lỗi gain (Gain Error)

Một lỗi gain (Gain Error) tồn tại nếu độ dốc (slope) của đường best-fit qua hàm truyền khác độ dốc của đường best-fit đối với trường hợp lí tưởng Lỗi gain được xác định theo biểu thức sau:

Gain error = Độ dốc lý tưởng(ideal slope) – Độ dốc thực tế (actual slope)

Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit

1.2.5 Độ trễ (Latency)

Là khoảng thời gian từ lúc từ mã số đầu vào thay đổi đến thời điểm giá trị đầu ra tương

tự đạt tới giá trị thiết lập với một sai số chỉ định

1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)

SNR được xác định bằng tỉ số công suất tín hiệu trên tạp âm ở đầu ra tương tự

1.2.7 Dải động (Dynamic Range, DR)

Dải động được xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất Dải động của bộ DAC N bit bằng:

dB Log

Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB

thermometer, mã Gray, số bù hai (two's complement),v.v…[1] Dưới đây là bảng so sánh các mã này

Số thập phân Mã nhị phân Mã Thermometer Mã Gray Số bù hai

Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự

2.2 Kiến trúc chuỗi điện trở ( Resistor String)

Kiến trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a Kiến trúc này bao gồm một chuỗi điện trở với 2N

điện trở giống nhau và các chuyển mạch, đầu ra tương

tự đơn giản một trong những giá trị điện áp được tạo ra nhờ sự phân áp của các điện trở

Chú ý rằng một bộ giải mã N:2N

sẽ được yêu cầu để cung cấp 2N tín hiệu điều khiển viêc đóng mở các chuyển mạch Kiến trúc này cho độ chính xác cao, với điều kiện là dòng tải (hay dòng ra) không được yêu cầu và giá trị của các điện trở phải nằm trong khoảng sai số chỉ định của bộ chuyển đổi Một ưu điểm lớn của kiến trúc này là đầu ra sẽ luôn được đảm bảo tính monotonic

Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn được kết nối tới 2N

chuyển mạch, trong đó chỉ có môt chuyển mạch được đóng Đối với độ phân giải cao, số lượng chuyển mạch sẽ rất lớn vì vậy sẽ tồn tại một lượng lớn dung kháng

ký sinh xuất hiện ở nút ra, hệ quả là tốc độ chuyển đổi sẽ giảm đi Một cấu hình khác tốt hơn cho bộ DAC dạng chuỗi điện trở được vẽ ở hình 2.2-1b Ở đây, một mảng

chuyển mạch đƣợc tổ chức theo dạng cây nhị phân đảm bảo rằng đầu ra đƣợc kết nối tới một chuyển mạch đóng và một chuyển mạch mở, vì vậy dung kháng ký sinh ở nút

ra sẽ nhỏ hơn, vì thế tăng tốc độ chuyển đổi Tín hiệu điều khiển mảng chuyển mạch là

từ nhị phân đầu vào vì cấu trúc tổ chức dạng cây của mảng chuyển mạch

Một vấn đề khác đối với DAC dạng chuỗi điện trở là sự cân bằng giữa diện tích

và công suất tiêu tán của bộ chuyển đổi Đối với độ phân giải cao, bộ chuyển đổi sẽ chiếm diện tích chip lớn bởi vì một số lƣợng lớn các thành phần thụ động (passive components), là các điện trở Mặc dù có thể giảm giá trị của các điện trở để tối thiểu diện tích chip, nhƣng khi đó công suất tiêu tán sẽ trở thành vấn đề quyết định vì dòng điện luôn chảy qua chuỗi điện trở trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt động

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị

phân để giảm dung kháng ký sinh ở đầu ra

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)

Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở trên Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau nhƣ trong hình vẽ 2.3-1

Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R

Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của bất ký nút nào tới đất (ground) đều là 2R Đầu vào số quyết định liệu mỗi điện trở sẽ được chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật toán Điện áp tại mỗi nút liên hệ với V REF theo mối quan hệ trọng lượng nhị phân (binary-weighted relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện trở này Tổng dòng điện chảy từ V REFlà không đổi, vì điện thế tại đầu dưới của mỗi điện trở được chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)) Vì thế, điện áp các nút sẽ không đổi đối với bất kỳ giá trị nào của đầu vào số (như thể hiện ở hình 2.3-1, nó có dạng V REF i

2 , với i 1 ,N )

Điện áp ra, v OUT , phụ thuộc vào dòng điện chảy qua điện trở hồi tiếp R F như sau:

F TOT

v  (2.3-1) trong đó i TOT là tổng dòng điện,giá trị của nó được xác định bởi đầu vào số:

N

k

k N REF k TOT

R

V D

i (2.3-2) với D klà bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1

Giống như kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm bảo độ chính xác cho bộ chuyển đổi Vì thế, điện trở của các chuyển mạch phải nhỏ, hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi Một cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) như thể hiện ở hình 2.3-2 Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển mạch thực (R), và chúng được đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là

R Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là:

2R

R  vẫn được duy trì

Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch

2.4 Kiến trúc Steering dòng điện ( Current Steering)

Hình 2.4-1 minh họa cấu hình tổng quát cho bộ chuyển đổi số - tương tự kiểu current steering [6,10] Cấu hình này yêu cầu một tập các nguồn dòng, mỗi nguồn dòng có giá trị dòng điện là I Bộ DAC N bit sẽ có 2N

-1 nguồn dòng, đi liền với chúng là tập 2N

-1 chuyển mạch được điều khiển bởi các tín hiệu nhị phân 2

I

i OUT ( 2N 1 ).

0    (2.4-1)

Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện

Đầu vào số có dạng của mã thermometer Mã này sẽ là tất cả 1 từ bit LSB đến giá trị của bit thứ k, D k, và tất cả là 0 ở trên nó Vì vậy cấu hình này yêu cầu sử dụng

bộ lập mã thermometer

Một kiến trúc current steering khác được vẽ ở hình 2.4-2

Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng

trọng lượng nhị phân

Kiến trúc này sử dụng các nguồn dòng trọng lượng nhị phân, vì thế chỉ yêu cầu

N nguồn dòng Vì các dòng là trọng lượng nhị phân nên mã đầu vào có thể là mã nhị phân đơn giản, không phải sử dụng bộ lập mã thermometer

Một ưu điểm của DAC current steering là khả năng drive dòng cao.Vì không cần bộ đệm ở đầu ra để drive tải điện trở nên những DAC này thường được sử dụng trong các ứng dụng tốc độ cao Độ chính xác cần thiết để tạo độ phân giải cao phụ thuộc vào mức độ matching của các nguồn dòng Ví dụ, nếu một bộ DAC 13 bit được thiết kế sử dụng kiến trúc này, thì sẽ có 213

-1=8191 nguồn dòng "cư trú" trong chip (một số lượng không hề nhỏ) Đối với các nguồn dòng trọng lượng nhị phân (binary-weight), chỉ 13 nguồn dòng được yêu cầu nhưng giá trị dòng của nguồn dùng lớn nhất

sẽ gấp 2N-1

= 213-1 = 4096 lần nguồn dòng nhỏ nhất Nếu dòng điện nhỏ nhất,I , được chọn là 5μA, thì nguồn dòng lớn nhất sẽ là 20,48mA !

Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit

và (b) Đầu vào mã thermometer

Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu vào thay đổi Vì các nguồn dòng được kết nối song song, nếu một trong các nguồn

dòng được ngắt, nguồn dòng khác được dẫn thì một glitch có thể xảy ra ở đầu ra nếu việc đồng bộ sao cho cả hai nguồn dòng được dẫn hoặc ngắt cùng một thời điểm không được thực hiện chính xác

2.5 DAC tỷ lệ điện tích (Charge Scaling DAC)

DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC được sử dụng phổ biến trong công nghệ CMOS, sơ đồ của nó được vẽ ở hình 2.5-1a Kiến trúc bao gồm một mảng song song của các tụ điện trọng lượng nhị phân, có tổng là 2N C, được nối tới một bộ khuếch đại thuật toán Ban đầu các tụ được xả điện hoàn toàn, mỗi tụ điện sẽ được chuyển mạch hoặc tới V REF hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào Điện áp tương tự ở đầu ra, v OUT, là hàm của sự chia áp giữa các tụ điện này

Hình 2.5-1b là mạch tương đương trong trường hợp bit MSB=1, còn các bit khác bằng 0 Dễ thấy v OUT trong trường hợp này bằng:

22

N N REF

OUT

V C C

C V

thuật toán ở bản cực trên của mảng tụ điện Điều này ngăn cản việc sử dụng kiến trúc này để làm bộ chuyển đổi dữ liệu có độ phân giải cao Một cài đặt tốt hơn sẽ sử dụng

bộ tích phân tụ chuyển mạch (switched-capacitor integrator) làm mạch drive (driving circuit) thay cho bộ khuếch đại thuật toán

2.6 DAC tuần hoàn (Cyclic DAC)

DAC tuần hoàn [9,10] sử dụng chỉ một cặp của các thành phần đơn giản để thực hiện sự chuyển đổi Như ở hình 2.6-1, một bộ cộng thực hiện cộng V REF hoặc đất tới tín hiệu hồi tiếp (feedback signal), phụ thuộc vào các bit ở đầu vào Một bộ khuếch đại với hệ số khuếch đại là 0,5 đưa điện áp ra quay trở lại bộ tổng sao cho đầu ra ở cuối mỗi chu kỳ là phụ thuộc vào giá trị của đầu ra ở chu kỳ trước đó Các bit vào được đọc ở dạng nối tiếp Vì thế, sự chuyển đổi được thực hiện một bit ở một thời điểm, kết quả là cần N chu kỳ cho mỗi chuyển đổi Điện áp đầu ra ở cuối chu kỳ thứ n của sự chuyển đổi được xác định theo biểu thức sau:

2

1.)1(.2

1

Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn

Độ chính xác của bộ chuyển đổi này sự phụ vào vài yếu tố Hệ số khuếch đại của bộ khuệch đại 0,5 cần chính xác cao (bên trong độ chính xác của bộ chuyển đổi) và nó thường được tạo với các tụ điện thụ động (passive capacitor) Tương tự, bộ cộng và mạch lấy và giữ mẫu cũng cần có độ chính xác N bit

Bảng 2.6-1 thể hiện giá trị đầu ra của bộ DAC tuần hoàn 6 bit theo từng chu kỳ xung nhịp với từ mã vào là D5D4D3D2D1D0  110101, và V REF=5V

2.7 DAC đường ống (Pipeline DAC)

Bộ chuyển đổi tuần hoàn N bit cần N chu kỳ xung nhịp để hoàn thành một sự chuyển đổi Thay vì đưa đầu ra trở lại đầu vào mỗi lần, chúng ta có thể mở rộng bộ chuyển đổi tuần hoàn thành N tầng, trong đó mỗi tầng thực hiện một bit của sự chuyển đổi Sự mở rộng của bộ chuyển đổi tuần hoàn tạo nên bộ DAC được gọi là DAC đường ống [9,10] Sơ đồ của bộ chuyển đổi được vẽ ở hình 2.7-1

Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống

Ở đây tín hiệu được đưa xuống "đường ống" và trong khi mỗi tầng làm việc trên một

sự chuyển đổi, tầng trước có thể bắt đầu xử lý sự chuyển đổi tiếp theo Vì thế một sự trễ N chu kỳ khởi tạo được trải qua khi tín hiệu tạo con đường xuống đường ống ở lần đầu tiên Tuy nhiên, sau sự trễ N chu kỳ đầu tiên này, mỗi sự chuyển đổi chỉ xảy ra ở một chu kỳ xung nhịp

Hoạt động của mỗi tầng trong đường ống có thể được tóm tắt như sau: nếu bit vào là 1, cộng V REF tới đầu ra của tầng trước, chia cho 2, và đưa tới tầng thứ hai Nếu bit vào là

0, đơn giản chia đầu ra của tầng trước cho 2 và đưa tới tầng tiếp theo

Ví dụ hoạt động của bô DAC đường ống 3 bit cho 3 trường hợp từ mã D A 001, 110

mã thứ hai,D B, có thể bắt đầu được xử lý Tương tự, khi bit LSB của tầng thứ hai được

xử lý xong, bit LSB của từ mã thứ ba,D C, có thể bắt đầu được xử lý Chu kỳ chuyển đổi cho tất cả các từ mã sẽ tạo ra ở đầu ra như thể hiện ở bảng 2.7-1 Những con số được in đậm thuộc về từ mã đầu tiên,D A, những con số in nghiêng thuộc về từ mã thứ hai, D B, và những con số được gạch dưới thuộc về từ mãD C

Quá trình chuyển đổi của từ mã đầu tiên,D A, cần 3 chu kỳ xung nhịp 1, 2 và 3 để hoàn thành, v OUT cho từ mã D A là 0,625V Ở chu kỳ xung nhịp thứ 4 ta có v OUT cho từ mã

Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS

Hai công nghệ mạch tích hợp silíc (công nghệ bán dẫn sử dụng chất bán dẫn silíc) phổ biến nhất là công nghệ MOS và công nghệ lưỡng cực (bipolar) Bên trong mỗi họ này là các nhóm con như được minh họa ở hình 3-1[9] Trong nhiều năm, công nghệ mạch tích hợp silicon chiếm ưu thế là công nghệ lưỡng cực, được minh chứng với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL (transistor-transistor logic) Đến đầu những năm 1970, công nghệ NMOS (n-channel MOS: transistor kênh n) là công nghệ được chọn cho phần lớn các thiết kế mạch MOS tương

tự và số Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyển sang sử dụng công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ chiếm ưu thế cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSI suốt từ đó đến nay Gần đây, công nghệ kết hợp cả công nghệ CMOS và công nghệ lưỡng cực, được gọi là công nghệ BiCMOS, được phát triển Nó có được ưu điểm của cả hai công nghệ

đó là tốc độ cao của công nghệ lưỡng cực và mật độ tích hợp lớn của công nghệ CMOS Công nghệ BiCMOS được xác nhận là thành công cả về mặt công nghệ và mặt thị trường

Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc

3.1 Các quy trình sản xuất bán dẫn MOS cơ bản

Công nghệ bán dẫn được dựa trên một số bước công nghệ, chúng là phương tiện để chế tạo các phần tử bán dẫn Để hiểu quy trình chế tạo bán dẫn cần thiết phải hiểu các bước công nghệ này Chúng bao gồm ôxi hóa (oxidation), khuếch tán

được nuôi theo hướng tinh thể <100> hoặc <111> Sau quá trình nuôi ta thu được đơn tinh thể có dạng hình trụ và có đường kính 75-300mm và độ dài 1m Các tinh thể hình trụ này được cắt mỏng thành các miếng mỏng, gọi là wafer, có độ dày 0,5-0,7mm và kích cỡ là 100-150mm Trong quá trình nuôi, tinh thể được pha tạp (dope) với tạp chất loại n hoặc loại p để tạo ra đế (substrate) loại p hay đế loại n Các đế này là vật liệu ban đầu cho quy trình sản xuất bán dẫn Mức độ pha tạp của đế xấp xỉ 1015

nguyên tử tạp chất/cm3, tương đương với điện trở suất là 3-5 Ω.cm với đế loại n và 14-16 Ω.cm với đế loại p

Hình 3.1-1 Wafer bán dẫn

Một lựa chọn khác là thay vì bắt đầu với wafer silíc pha tạp thấp, có thể sử dụng wafer được pha tạp mạnh, có một lớp epitaxi pha tạp thấp trên bề mặt của nó Mặc dù wafer có lớp epitaxi đắt hơn, chúng có thể cung cấp một số lợi ích như giảm độ nhạy cảm với latch-up và giảm nhiễu (interference) giữa các mạch số và mạch tương tự trong các mạch tích hợp tín hiệu trộn (mixed-signal integrated circuit)

3.1.1 Ôxi hóa (Oxidation)

Bước cơ bản đầu tiên của quá trình chế tạo mạch tích hợp là ôxi hóa Ôxi hóa là quá trình trong đó một lớp ôxít silic (SiO2) được hình thành trên bề mặt của wafer Ôxít phát triển trên cả phía trong và phía trên của bề mặt wafer như chỉ ra ở hình 3.1-2

Hình 3.1-2 Sự ôxi hóa

Thông thường khoảng 56% độ dày oxít là ở trên bề mặt gốc trong khi đó khoảng 43%

là ở dưới bề mặt gốc Có hai kỹ thuật ôxi hóa là kỹ thuật ôxi hóa khô và kỹ thuật ôxi hóa ướt Thông thường, độ dày lớp ôxít biến đổi từ 150 Angstrom (1 Angstrom=10-

10m) to 10000 Angstrom cho trường ôxít (tạo cách ly điện giữa các phần tử trong mạch bán dẫn) Sự ôxi hóa xảy ra ở nhiệt độ từ 700 đến 1100 oC, độ dày lớp ôxít tỉ lệ thuận với nhiết độ sử dụng cho quá trình oxi hóa

3.1.2 Khuếch tán (Diffusion)

Bước cơ bản thứ hai là khuếch tán Khuếch tán trong vật liệu bán dẫn là sự di chuyển của nguyên tử tạp chất ở bề mặt của vật liệu vào trong mạng tinh thể của vật liệu, tạo nên các vùng bán dẫn có loại hạt dẫn và nồng độ hạt dẫn mong muốn Khuếch tán xảy

ra ở dải nhiệt độ 800-1400 oC Profile mật độ tạp chất trong bán dẫn là hàm của mật độ tạp chất trên bề mặt bán dẫn và thời gian chất bán dẫn được đặt trong môi trường nhiệt

độ cao Có hai cơ chế khuếch tán cơ bản, chúng được phân biệt bởi nồng độ của tạp chất ở bề mặt của chất bán dẫn Một loại khuếch tán giả sử rằng có một nguồn vô hạn

tạp chất ở bề mặt (N 0 cm-3) trong toàn bộ thời gian tạp chất được cho phép khuếch tán Profile tạp chất cho nguồn tạp chất vô hạn như một hàm của thời gian khuếch tán được cho ở hình 3.1-3(a) Loại khuếch tán thứ hai giả sử rằng có một nguồn hữu hạn tạp

chất ở bề mặt của vật liệu Ở thời điểm t=0, giá trị này là N 0 Tuy nhiên khi thời gian tăng, nồng độ tạp chất ở bề mặt bán dẫn giảm như thể hiện ở hình 3.1-3(b) (Chú ý N B

là nồng độ tạp chất trước khuếch tán của bán dẫn)

Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn

và (b) nguồn tạp chất hữu hạn

3.1.3 Cấy ion (Ion Implantation)

Đây là bước xử lý được sử dụng rộng rãi trong sản xuất các phần tử MOS Cấy ion là quy trình trong đó các ion của tạp chất được tăng tốc bởi một trường điện tới một vận tốc cao và cư trú trong vật liệu bán dẫn Độ sâu thâm nhập trung bình của các ion tạp chất biến đổi từ 0,1 tới 0,6 μm, phụ thuộc vào vận tốc và góc tại đó ion đập vào wafer Quy trình cấy ion làm phá hủy cấu trúc mạng tinh thể của bán dẫn, để lại nhiều ion không tích cực về hoạt động điện Vì vậy sau khi cấy ion, wafer bán dẫn sẽ trải qua quy trình tôi (annealing) trong đó nhiệt độ của wafer được tăng tới khoảng 800 oC để cho phép các ion di chuyển tới các vị trí tích cực về hoạt động điện trong mạng tinh thể bán dẫn

Cấy ion có thể được sử dụng để thay thế cho quy trình khuếch tán bởi vì mục đích của

cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn Cấy ion có một số ưu

điểm so với khuếch tán nhiệt Một ưu điểm là điều khiển chính xác nồng độ tạp chất với độ chính xác trong dải ±5% Vì thế cấy ion được sử dụng để điều chỉnh điện áp ngưỡng của thiết bị MOS hoặc tạo các điện trở chính xác Ưu điểm thứ hai là cấy ion được thực hiện ở nhiệt độ phòng Ưu điểm thứ ba là cấy ion có thể cấy qua một lớp mỏng, không yêu cầu làm sạch bề mặt wafer trước khi cấy Trong khi đó quy trình khuếch tán yêu cầu bề mặt wafer phải sạch, không có lớp ôxít silic (SiO2) hoặc silicon nitride (Si3N4) Cuối cùng, cấy ion cho phép kiểm soát profile của các tạp chất được cấy

3.1.4 Lắng đọng (Deposition)

Quy trình lắng đọng là phương tiện trong đó màng của các vật liệu khác nhau có thể được lắng đọng trên wafer Những màng này có thể được lắng đọng sử dụng một số kỹ thuật , những kỹ thuật này bao gồm lắng đọng bởi sự bay hơi (evaporation), phún xạ (sputtering) và lắng đọng hơi hóa học (chemical-vapor deposition: CVD) Trong kỹ thuật bay hơi, một vật liệu ở thể rắn được đặt trong chân không và được nung nóng cho đến khi nó bay hơi.Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và ngưng tụ lại thành một màng rắn trên bề mặt wafer Độ dày của vật liệu lắng đọng được quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi được cho phép xảy ra (thường độ dày là 1μm) Kỹ thuật phún xạ sử dụng các ion điện tích dương để bắn phá cathode, cathode được bao phủ bởi vật liệu cần được lắng đọng Vật liệu đích hay vật liệu bị bắn phá đánh bật bởi sự truyền động lượng trực tiếp và lắng đọng trên wafer, các wafer được đặt trên anode Phún xạ thường được thực hiện trong môi trường chân không Lắng đọng hơi hóa học (CVD) sử dụng một quá trình trong đó một màng được lắng đọng bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xảy ra ở vùng xung quanh wafer Kỹ thuật CVD được sử dụng để lắng đọng silic đa tinh thể (polysilicon), ôxít silic (SiO2) hoặc nitríc silic (Si3N4) Thông thường lắng đọng hơi hóa học được thực hiện ở áp suất khí quyển, nó cúng có thể được thực hiện ở áp suất thấp hơn để tăng tính khuếch tán Kỹ thuật này được gọi là lắng đọng hơi hóa học áp suất thấp (low-pressure chemical-vapor deposition: LPCVD)

3.1.5 Ăn mòn (Etching)

Ăn mòn là quy trình loại bỏ vật liệu không được bảo vệ khỏi bề mặt wafer

Hai đặc tính quan trọng của quy trình ăn mòn là tính lựa chọn (selectivity) và tính không đẳng hướng (anissotropy) Tính lựa chọn là đặc tính của sự ăn mòn trong đó chỉ lớp mong muốn bị ăn mòn mà không ảnh hưởng tới lớp bảo vệ và lớp ở dưới

S film-mask = tốc độ ăn mòn film / tốc độ ăn mòn mask

4 (b) Như minh họa, sự thiếu tính lựa chọn đối với mask được cho bởi độ lớn của a Thiếu tính lựa chọn đối với lớp ở dưới được cho bởi độ lớn b Độ lớn của c thể hiện mức độ không đẳng hướng Các vật liệu thường được ăn mòn bao gồm silic đa tinh thể, ôxít silic nitric silic và nhôm

Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn

Có hai kỹ thuật ăn mòn cơ bản là ăn mòn ướt (wet etching) và ăn mòn khô (dry etching) Kỹ thuật ăn mòn ướt sử dụng các hóa chất để loại bỏ vật liệu cần được ăn mòn Axít hydrofluoric (HF) được sử dụng để ăn mòn ôxít silic; axít phosphoric (H3PO4) được sử dụng để loại bỏ nitric silic (Si3N4); axít nitric (HNO3), axít acetic hoặc hydrofluoic được sử dụng để loại bỏ silíc đa tinh thể (polysilicon); potassium hydroxide được sử dụng để ăn mòn silíc; và hỗn hợp axít phosphoric được sử dụng để

ăn mòn kim loại Ăn mòn khô hoặc ăn mòn plasma sử dụng các khí bị iôn hóa, các khí này được làm cho tích cực hóa học bởi một plasma RF Ăn mòn khô rất tương tự với

phún xạ (sputtering) và thực tế cùng thiết bị có thể được sử dụng Ăn mòn khô được sử dụng cho công nghệ siêu hiển vi vì nó đạt được profile không đẳng hướng (không cắt dưới)

3.1.6 Quang khắc (Photolithography)

Các quy trình chế tạo bán dẫn cơ bản được nói ở trên chỉ được áp dụng tới các phần được lựa chọn của wafer ngoại trừ quy trình ôxi hóa và lắng đọng Sự lựa chọn các vùng này được thực hiện bằng một quy trình gọi là photolithography

Photolithography là quy trình truyền một bức ảnh từ một photomask hay cơ sở

dữ liệu máy tính (computer database) tới một wafer Các thành phần cơ bản của photolithography là vật liệu cảm quang (photoresist material) và photomask, photomask được sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia cực tím (ultraviolet), trong khi đó bảo vệ phần còn lại của wafer Mạch tích hợp bao gồm một số lớp khác nhau chồng lên nhau (lớp kim loại; lớp bán dẫn như silic đa tinh thể, n+, p+,…; và lớp cách điện SiO2,…) để hình thành các thiết bị hoặc phần tử của mạch tích hợp Mỗi lớp được xác định vật lý như là một tập các dạng hình học (tạo ra mask)

Chất cảm quang (photoresist) là một polymer hữu cơ có đặc tính có thể thay đổi khi được chiếu trong ánh sáng cực tím Chất cảm quang được phân thành chất cảm quang âm (negative photoresist) và chất cảm quang dương (positive photoresist) Chất cảm quang dương được sử dụng để tạo một mặt lạ (mask) ở đó các mẫu (pattern) tồn tại (nơi photomask chắn sáng tia cực tím) Cảm quang âm tạo một mặt lạ nơi các mẫu không tồn tại (nơi mà photomask cho phép tia cực tím đi qua) Bước đầu tiên của quy trình quang khắc là phủ chất cảm quang lên bề mặt được lấy mẫu Chất cảm quang được phủ lên wafer và wafer được quay với tốc độ vài nghìn vòng/phút để phân tán chất cảm quang đều khắp bề mặt wafer Độ dày của chất cảm quang chỉ phụ thuộc vào vận tốc quay của wafer Bước thứ hai là "nướng nhẹ" (soft bake) wafer để hòa tan (drive off) các dung môi (solvent) trong chất cảm quang Bước tiếp theo là chiếu tia cực tím vào wafer Sử dụng chất cảm quang dương, những diện tích được chiếu tia cực tím sẽ được loại bỏ bởi dung môi Ngược lại, nếu chất cảm quang âm được sử dụng thì phần diện tích được chiếu tia cực tím sẽ trở thành trơ với dung môi và phần diện tích còn lại sẽ bị loại bỏ Quá trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm quang được gọi là developing Các wafer sau quá trình developing sẽ được "nướng mạnh" (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer Phần diện tích có chất cảm quang sẽ được bảo vệ khỏi sự phá hủy của plasma hoặc các axít trong quá trình ăn mòn Khi chức năng bảo vệ của nó được hoàn thành, chất cảm quang sẽ được loại bỏ bởi plasma hoặc các dung môi khác mà không phá hủy các lớp dưới Quá trình này được áp dụng cho từng lớp của mạch tích hợp Hình 3.1-5 thể hiện

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể

(a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (tiếp) (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang

Quá trình phơi sáng (exposing) các diện tích được lựa chọn của wafer dưới ánh sáng qua một photomask được gọi là sự in (printing) Có ba loại hệ thống in cơ bản được sử dụng:

- In tiếp xúc (contact printing)

- In gần (proximity printing)

- In chiếu (projecting printing)

Phương pháp đơn giản và chính xác nhất là in tiếp xúc Phương pháp này sử dụng một tấm thủy tinh (glass plate) có kích thước lớn hơn kích thước của wafer và có hình ảnh (image) của mẫu cần thực hiện ở trên bề mặt Tấm thủy tinh này được gọi là photomask Hệ thống có độ phân giải cao, năng suất cao (high throughput) và giá thành thấp Tuy nhiên, do photomask tiếp xúc trực tiếp vào wafer nên photomask bị mài mòn và phải thay thế sau 10-25 lần phơi sáng Hơn nữa, phương pháp này còn

Trong phương pháp in chiếu (projection printing), khoảng cách giữa photomask và wafer là khá lớn Các thấu kính (lens) hoặc gương (mirror) được sử dụng để hội tụ hình ảnh photomask trên bề mặt của wafer Có hai cách tiếp cận được sử dụng cho projection printing là scanning và step-and-repeat Hầu hết các hệ thống projection printing sử dụng phhương pháp step-and-repeat Phương pháp này được áp dụng theo hai cách: có sự thu nhỏ (reduction) và không có sự thu nhỏ (nonreduction) Reduction projection printing sử dụng ảnh tỷ lệ (thường là 5X) trên photomask Một lợi ích của phương pháp này là các khiếm khuyết giảm theo hệ số tỉ lệ Các hệ thống nonreduction không có lợi ích này và vì thế gánh nặng được đặt lên các nhà sản xuất photomask để

có mật độ khiếm khuyết thấp

Các hệ thống phơi sáng tia điện tử (Electron beam exposure system) thường được sử dụng để tạo photomask cho các hệ thống projection printing bởi vì nó có độ phân giải cao (nhỏ hơn 1 μm) Tuy nhiên các tia điện tử có thể được sử dụng để tạo mẫu cảm quang trực tiếp mà không sử dụng photomask Ưu điểm của việc sử dụng tia điện tử như là hệ thống phơi sáng là độ chính xác và khả năng thay đổi phần mềm (software) Nhược điểm của hệ thống này là giá thành cao và năng suất thấp

2 vùng bán dẫn n+ bên trong đế (subtrate) p- Nó cũng có cực cửa (gate) trên bề mặt

giữa máng và nguồn đƣợc tách riêng khỏi đế silíc bởi một vật liệu cách điện mỏng (ôxít silic SiO2)

Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p

trong công nghệ giếng n

3.2.2 Nguyên lý hoạt động cơ bản:

Hoạt động của transistor kênh n và kênh p về cơ bản là giống nhau, ngoại trừ rằng tất cả các điện áp và cực tính dòng điện của transistor kênh p là ngƣợc lại với transistor kênh n Vì vậy phần này chỉ trình bày nguyên lý hoạt động của transistor kênh n

Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất

dioxide interface) Vùng nghèo này bao gồm các ion tĩnh (fixed) có điện tích âm Mật

độ điện tích, , của vùng nghèo đƣợc cho bởi:

)( N A

Si A Si

C C

qN E

 (3.2.2-3)

C x

qN x

Si

A x

qN C



 (3.2.2-5)

Vì vậy:

)(

d A d

Si

dx x x

qN d

) / ln( A i

t

F  V N n

 (3.2.2-9)