Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi

Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi Đánh giá hiệu năng các kiến trúc vi xử lý đa lõi luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

- CHU BÁ THÀNH

ĐÁNH GIÁ HIỆU NĂNG

CÁC KIẾN TRÚC VI XỬ LÝ ĐA LÕI

Chuyên ngành: CÔNG NGHỆ THÔNG TIN

LUẬN VĂN THẠC SĨ KỸ THUẬT CÔNG NGHỆ THÔNG TIN

NGƯỜI HƯỚNG DẪN KHOA HỌC:

TS HỒ KHÁNH LÂM

Hà Nội - 2013

LỜI CẢM ƠN

Để hoàn thành Luận văn thạc sỹ này, ngoài sự nỗ lực, cố gắng của bản thân, tôi còn nhận được sự giúp đỡ rất nhiệt tình của các thầy, cô, gia đình và bè bạn Để bày tỏ lòng biết ơn của mình, tôi xin gửi lời cảm ơn chân thành và sâu sắc đến tập thể Ban lãnh đạo và cán bộ, giáo viên Viện Công nghệ thông tin & truyền thông, Viện Đào tạo sau đại học - trường Đại học Bách khoa Hà Nội; Ban lãnh đạo trường Đại học SPKT Hưng Yên đã tạo điều kiện cho tôi theo học và bảo vệ luận văn khoá học thạc sỹ 2011-

2013

Tôi xin bày tỏ lòng cảm ơn trân trọng nhất đến TS Hồ Khánh Lâm - người trực tiếp hướng dẫn, đã tận tình, tận tâm chỉ bảo, góp ý, giúp đỡ về mọi mặt để tôi hoàn thành luận văn này

Tôi xin bày tỏ lòng cảm ơn đến gia đình, bạn bè, đồng nghiệp đã động viên, quan tâm, tạo điều kiện giúp đỡ tôi trong suốt thời gian theo học

Xin chân thành cảm ơn !

Học viên

Chu Bá Thành

LỜI CAM ĐOAN

Tôi là Chu Bá Thành, tôi xin cam đoan luận văn “Đánh giá hiệu năng các kiến trúc vi xử lý đã lõi”, là sản phẩm nghiên cứu của cá nhân tôi Các công thức, hình vẽ,…là chính xác Kết quả mô phỏng được thực hiện trên Microsoft Excel và JMT (Java Modelling Tools)

MỤC LỤC

MỤC LỤC 2

LỜI CẢM ƠN 5

LỜI CAM ĐOAN 6

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT 7

DANH MỤC CÁC BẢNG 8

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ 9

MỞ ĐẦU 12

I LÝ DO CHỌN ĐỀ TÀI 12

II LỊCH SỬ NGHIÊN CỨU 12

III MỤC ĐÍCH NGHIÊN CỨU CỦA LUẬN VĂN, ĐỐI TƯỢNG, PHẠM VI NGHIÊN CỨU 12

IV TÓM TẮT CƠ BẢN CÁC LUẬN ĐIỂM CƠ BẢN VÀ ĐÓNG GÓP MỚI CỦA TÁC GIẢ 12

V PHƯƠNG PHÁP NGHIÊN CỨU 12

NỘI DUNG 14

CHƯƠNG I: TỔNG QUAN VỀ CHIP ĐA LÕI 14

1.1 KHÁI NIỆM VI XỬ LÝ ĐA LÕI 14

1.1.1 Khái niệm chip đa lõi 14

1.1.2 Kiến trúc chip đa lõi đa luồng 15

1.2 MẠNG KẾT NỐI CÁC LÕI XỬ LÝ TRONG CHIP 17

1.2.1 Mạng liên kết tĩnh các lõi 17

1.2.2 Các loại cấu hình kết nối động của mạng kết nối N 30

CHƯƠNG II: LUẬT AMDAHL CHO CÁC CHIP ĐA LÕI 40

2.1 TÍNH TOÁN SONG SONG 40

2.1.1 Khái niệm tính toán song song 40

2.1.2 Công thức mức tăng tốc của thực hiện song song 43

2.1.3 Phân tích hiệu năng của thực hiện song song 43

2.2 LUẬT AMDAHL 44

2.2.1 Công thức luật Amdahl tổng quát 44

2.2.2 Luật Amdahl với sự tăng tốc trong một chương trình tuần tự 47

2.2.3 Luật Amdahl cho các chip đa lõi 48

2.2.4 Hiệu ứng Amdahl 52

2.2.5 Hạn chế của luật Amdahl 52

CHƯƠNG III: MẠNG HÀNG ĐỢI 53

3.1 PHÂN LOẠI MẠNG CÁC HÀNG ĐỢI 53

3.1.1 Mạng mở các hàng đợi 53

3.1.2 Mạng đóng các hàng đợi 54

3.13 Mạng kếp hợp 55

3.1.4 Mạng có các ràng buộc số lượng khách hàng 55

3 2 MẠNG HÀNG ĐỢI NHIỀU LỚP CÔNG VIỆC 55

3.2.1 Các mạng một lớp công việc 55

3.2.2 Các mạng nhiều lớp công việc 57

3 3 CÁC SỐ ĐO HIỆU NĂNG CỦA MẠNG HÀNG ĐỢI 59

3.3.1 Các mạng một lớp công việc 59

3.3.2 Các mạng nhiều lớp công việc 61

3 4 CÁC MẠNG HÀNG ĐỢI CÓ NGHIỆM DẠNG TÍCH CÁC XÁC SUẤT 63 3.4.1 Cân bằng toàn cục của mạng hàng đợi 64

3.4.2 Cân bằng cục bộ 64

CHƯƠNG IV: PHÂN TÍCH, ĐÁNH GIÁ HIỆU NĂNG CỦA CHIP ĐA LÕI 68

4.1 ĐÁNH GIÁ HIỆU NĂNG THEO LUẬT AMDAHL 68

4.1.1 Phân tích hiệu năng vi xử lý đa lõi dựa trên luật Amdahl 68

4.1.2 Đánh giá hiệu năng dựa trên luật Amdahl 75

4.2 ĐÁNH GIÁ HIỆU NĂNG THEO MẠNG XẾP HÀNG ĐÓNG CÓ NGHIỆM DẠNG TÍCH CÁC XÁC SUẤT 82

TÀI LIỆU THAM KHẢO 95

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT

DANH MỤC CÁC BẢNG

B ảng 1.1: Các đặc tính của cây kim tự tháp 24

B ảng 1.2: Các đặc tính của siêu lập thể 29

B ảng 1.3: Các đặc tính của kết nối đầy đủ 30

B ảng 1.4: So sánh một số cấu hình mạng kết nối động 38

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ

Hình 1.1: Các ki ến trúc của chip đa lõi ứng dụng chung 15

Hình 1.2:Chip đa lõi với L2 cache chia sẻ 16

Hình 1.3:Chip đa lõi L2 cache riêng 16

Hình 1.4: Ki ến trúc kiểu ngói lợp của chip đa lõi (tiled architecture) với 16 tiles 17

Hình 1.5: M ạng kết nối N: là bus đơn 18

Hình 1.6: M ạng nối N: là nhiều bus 19

Hình 1.7: M ạng kết nối N: là các bus giao nhau 19

Hình 1.8: chu ỗi kết nối đa xử lý 20

Hình 1.9:Cây nh ị phân 21

Hình 1.11:Cây béo 22

Hình 1.10: Cây tam phân 22

Hình 1.12: Cây X 22

Hình 1.13: Cây chu ỗi hạt 23

Hình 1.14: Cây kim t ự tháp 23

Hình 1.15: Các c ấu trúc cây không thống nhất 24

Hình 1.16: Vòng đa xử lý 25

Hình 1.17: Vòng s ợi dây 25

Hình 1.19: Các c ấu trúc lưới 26

Hình 1.20: Vòng 3D (3D torus) 4x4x4 28

Hình 1.21: M ạng hình sao 28

Hình 1.22: Các m ạng cấu trúc siêu lập thể (Hypercubes) 29

Hình 1.23: Các c ấu mạng kết nối đầy đủ 30

Hình 1.24: (a): Thành ph ần chuyển mạch, (b): Đi thông (trực tiếp), 31

(c): Đấu chéo, (d): Quảng bá trên, (e): Quảng bá dưới 31

Hình 1.25: Chuy ển mạch thay đổi 32

Hình 1.26: M ạng chuyển mạch 3 tầng 33

Hình 1.27: T ầng 1 gồm các chuyển mạch ở trạng thái đấu chéo 34

Hình 1.28: t ầng 2 gồm các chuyển mạch ở trạng thái đấu chéo 34

Hình 1.29: T ầng 3 gồm các chuyển mạch ở trạng thái đấu chéo 35

Hình 1.30: M ạng chuyển mạch Omega 3 tầng 8x8 36

Hình 1.31: (a): k ết nối xáo trộn N=8; (b): mạng chuyển mạch xáo trộn 1 tầng 36

Hình 1.32: M ạng chuyển mạch 3 tầng (siêu cube) 37

v ới truyền thông bình thường 37

Hình 1.33: M ạng cube với tầng bổ xung sử dụng các thành phần chuyển mạch biến đổi để nâng cao độ tin cậy (mạng chịu lỗi) 38

Hình 1.34: M ạng chuyển mạch đấu chéo 8x8 39

Hình 2.1: M ảng tuyến tính hai chiều gồm n bộ xử lý 41

Hình 2.2: Di ễn giải thời gian thực hiện chương trình song song 44

Hình 2.3: Lu ật Amdahl: mức tăng tốc so với tỷ lệ phần trăm của phần tuần tự của ch ương trình thực hiện song song 47

Hình 2.4: s ự tăng tốc thực hiện của một task gồm 2 phần 47

Hình 2.5: Chip đa lõi đối xứng (SMC) gồm n =16 lõi BCEs 49

Hình 2.6: Chip đa lõi đối xứng (SMC) gồm n/r = 4/4 lõi (4 lõi, mỗi lõi có 4 BCEs) 49

Hình 2.8: Chip đa lõi đa lõi linh hoạt (DMC) gồm 16 lõi 1-BCE 50

Hình 2.7: Chip đa lõi bất đối xứng (AMC) gồm một lõi 4-BCEs và n-4 BCEs 50

Hình 2.9: Hi ệu ứng Amdahl: mức tăng tốc so với kích thước của chương trình với bất k ỳ số lượng cố định nào của các bộ xử lý 52

Hình 3.1: M ạng mở các hàng đợi 54

Hình 3.2: M ạng mở các hàng đợi 54

Hình 3.3: M ạng đóng các hàng đợi 54

Hình 3.4: M ạng kết hợp 55

Hình 3.5: M ạng với ràng buộc: 55

Hình 4.1: Ki ến trúc tile của chip đa lõi 78

Hình 4.2 Mô hình m ạng hàng đợi đóng của hệ thống vi xử lý đa lõi 82

MỞ ĐẦU

I LÝ DO CHỌN ĐỀ TÀI

tương lai Công nghệ này được ứng dụng cho thiết kế, chế tạo các hệ thống máy tính hiệu năng cao, các siêu máy tính

độ cao, thời gian thực và trong những hệ thống cung cấp dịch vụ băng thông rộng, đa phương tiện hiện tại cũng như tương lai

nhiều lõi (đến trên 100 lõi), nhưng với rất nhiều kiến trúc kết nối bên trong khác nhau Tuy nhiên, hầu như chưa có một kiến trúc nào được cho là tối ưu

II LỊCH SỬ NGHIÊN CỨU

Tại Việt Nam, rất ít các công trình nghiên cứu về lĩnh vực này Vì vậy, việc chọn đề tài cũng là một thử thách tìm hiểu, nghiên cứu các loại kiến trúc chip vi xử lý

đa lõi và ứng dụng một số lý thuyết đã được biết, để đánh giá hiệu năng của các kiến trúc này, nhằm làm sáng tỏ khả năng ứng dụng của chúng trong từng lĩnh vực cụ thể

III MỤC ĐÍCH NGHIÊN CỨU CỦA LUẬN VĂN, ĐỐI TƯỢNG, PHẠM VI NGHIÊN CỨU

- Tìm hiểu các loại kiến trúc, tổ chức của một số vi xử lý đa lõi hiện nay

- Ứng dụng được một số lý thuyết để phân tích, đánh giá hiệu năng của các kiến trúc

vi xử lý đa lõi

IV TÓM TẮT CƠ BẢN CÁC LUẬN ĐIỂM CƠ BẢN VÀ ĐÓNG GÓP MỚI CỦA TÁC GIẢ

Đề tài đã tập trung nghiên cứu, phân tích kiến trúc và tổ chức các thế hệ chip vi xử

lý đa lõi thông dụng, các yếu tố ảnh hưởng đến hiệu năng và áp dụng các lý thuyết luật Amdahl, lý thuyết mạng hàng đợi, nhằm đưa ra các phân tích, đánh giá về hiệu năng hoạt động của các loại vi sử lý đa lõi thông dụng Từ đó, đề xuất, lựa chọn loại vi xử lý phù hợp khi xây dựng hệ thống tính toán hiệu năng cao, siêu máy tính,…

V PHƯƠNG PHÁP NGHIÊN CỨU

Đề tài sử dụng phương pháp nghiên cứu tài liệu và mô phỏng, đánh giá kết quả

Phương pháp nghiên cứu tài liệu :

Tìm kiếm, sưu tập, tham khảo, phân tích và nghiên cứu các tài liệu có liên quan đến đề tài

Mô phỏng, đánh giá kết quả:

Dựa trên các thông số do nhà sản xuất cung cấp và nghiên cứu luật Amdahl áp dụng trong các bộ vi xử lý đa lõi, lý thuyết mạng hàng đợi, từ đó bổ sung thêm các tham số vào luật Amdahl, xây dựng các mô hình và đánh giá, phân tích kết quả mô phỏng

NỘI DUNG CHƯƠNG I: TỔNG QUAN VỀ CHIP ĐA LÕI

1.1 KHÁI NIỆM VI XỬ LÝ ĐA LÕI

1.1.1 Khái niệm chip đa lõi

Chip đa lõi, hay chip đa nhân, CPU đa lõi (tiếng Anh: multi-core) là bộ vi xử

lý trung tâm (Central Processing Unit) có nhiều đơn vị vi xử lý được tích hợp trên

cùng một CPU vật lý duy nhất Một cách khác, chúng giống như sự ghép nối nhiều CPU thông thường trước đây trở thành một CPU duy nhất

CPU đa lõi được giới thiệu lần đầu tiên vào năm 2001 bởi hãng IBM với loại CPU Power4 dành riêng cho các máy chủ Bắt đầu từ đó các hãng sản xuất CPU khác bắt đầu chú ý đến thể loại CPU đa lõi và định hướng phát triển sản phẩm của mình theo theo thể loại này Hai nhà sản xuất CPU cho PC lớn là AMD và Intel cũng có các phản ứng khác nhau: AMD đã bắt đầu có định hướng ngay cho CPU đa lõi, Intel còn

tranh giữa hai hãng để chiếm lĩnh thị phần CPU máy tính trên phương diện đa lõi, hiệu năng xử lý và giá bán, sự cạnh tranh này vẫn còn tồn tại cho đến thời điểm hiện nay và chưa có dấu hiệu kết thúc

Những CPU hai nhân đầu tiên được Intel và AMD sản xuất khi đặt hai nhân xử

lý trong cùng một tấm đế Có nghĩa trong một CPU nhìn bề ngoài như một CPU thông thường nhưng bên trong nó chứa các phần mạch điện của cả hai CPU, điểm chung của

nó là các chân cắm tiếp xúc với socket của bo mạch chủ Nếu như chỉ nhìn hình dáng

mà không nhìn vào các thông số trên vỏ CPU thì các loại CPU hai nhân này không khác so với các CPU đơn nhân sử dụng cùng loại socket

Công nghệ chip đa lõi đa luồng là xu hướng chế tạo phổ biến hiện nay của các nhà sản xuất chip xử lý Bởi vì các hệ thống máy tính kiến trúc máy tính song song sử ngày nay được ứng dụng rộng rãi cho các thiết kế các hệ thống máy chủ dịch vụ, tính toán hiệu năng cao, siêu tính toán cần đến các chip xử lý đa luồng tạo ra các bộ xử lý trung tâm tốc độ cao

1.1.2 Kiến trúc chip đa lõi đa luồng

Kiến trúc đa lõi, đa luồng là một trong những giải pháp công nghệ hiện nay đang được phát triển mạnh nhằm nâng cao hiệu năng của các hệ thống máy tính Với

xu thế phát triển của công nghệ vi xử lý đa lõi là tiếp tục tăng số lượng lõi CPU trên một chip, nhưng cũng làm gia tăng tính phức tạp của tổ chức cache, số cấp cache, cấu trúc mạng kết nối giữa các cache, tăng gánh nặng cho bộ xử lý và bus bộ nhớ

Hiệu năng của hệ thống vi xử lý đa lõi, đa luồng phụ thuộc rất nhiều vào số lượng lõi, số luồng trong mỗi lõi, tổ chức cache, dung lượng của cache, số cấp cache (L1, L2, hay L3) và cấu trúc mạng kết nối bên trong giữa các cấp cache Điều này, đã gây nên những hạn chế đáng kể cho kiến trúc vi xử lý đa lõi, đa luồng

Xu hướng hiện nay trong công nghệ vi xử lý là tập trung vào đa lõi và đa luồng cho mỗi lõi trong một chip Chip vi xử lý đa luồng CMT (Chip Multi Threaded) kết hợp hỗ trợ cho chip đa xử lý CMPs (Chip Multi Processors) cho phép đa lõi nằm trong cùng một chip để chia sẻ tài nguyên và cải thiện mức độ sử dụng Đa luồng đồng thời SMT (Simultaneous Multithreading) cho phép các lõi xử lý riêng trong một chip để thực hiện các lệnh từ nhiều luồng đơn cùng một lúc (hai, bốn hoặc 8 luồng) còn gọi là

Hình 1.1: Các ki ến trúc của chip đa lõi ứng dụng chung

Các chip vi xử lý đa lõi đa luồng yêu cầu phân cấp cache để quản lý độ trễ và băng thông Chúng có thể có 2 cấp cache, hoặc 3 cấp cache (hình 1.1) Trên mỗi lõi thường có L1cache riêng, L2 cache và L3 cache có thể là riêng hay chia sẻ, và bộ nhớ chính luôn luôn được chia sẻ và mỗi lõi Các hình 1.2 và 1.3 thể hiện chip đa lõi với 2 cấp cache: L2 chia sẻ hay L2 riêng cho từng lõi

Cache riêng lẻ có lợi thế: chúng gần lõi, do đó truy cập nhanh hơn, và làm giảm tranh chấp Ngoài ra, cache riêng cũng có được vị trí khoảng cách tốt hơn, như tất cả các dữ liệu cần thiết qua lõi luôn được đưa vào cache của lõi Cache riêng dễ dàng để đạt được hiệu năng hơn cache chia sẻ, do ranh giới tự nhiên giữa các cache sắp xếp cạnh nhau như kiểu ngói lợp (tiles) Kiến trúc đa lõi kiểu ngói lợp (tiles) là kiến trúc khá phổ biến trong các chế tạo chip đa lõi hiện nay Chúng cho phép đạt đến vài trăm lõi xử lý trong một chip Hình 1.4 là ví dụ chip đa lõi kiểu ngói lợp với 16 ngói (tiles) trên chip Mỗi tile gồm core (ống lệnh), caches, chuyển mạch/định tuyến trên interconnect giữa các lõi Thường mỗi lõi có L1 và L2 caches riêng

Nhưng với kiến trúc cache riêng, vấn đề kết nối cache bằng cách sử dụng giao thức phù hợp để giữ các dữ liệu ổn định qua các cache, giới hạn không gian cache được dùng không thể chia sẻ các dữ liệu cùng cache đến các luồng trên các lõi khác nhau và có thể dẫn đến không đồng đều mức độ sử dụng của toàn bộ không gian

cache Mức độ sử dụng cache không đồng đều như vậy có thể dẫn đến một sự mất mát đáng kể tổng hiệu năng của hệ thống

Chip đa xử lý đa lõi đa luồng, sử dụng cache chia sẻ có lợi thế: độ trễ của thông tin ít, một lõi có thể tìm nạp trước dữ liệu cho lõi khác có kích thước cache nhỏ hơn cần thiết, tắc nghẽn trên phạm vi kết nối bộ nhớ ít hơn, chia sẻ động cho phép sử dụng hiệu quả chia sẻ không gian cache Tuy nhiên, với số lượng lõi cao đòi hỏi băng thông

và kích thước cache cao hơn Độ trễ trúng cache sẽ cao hơn do chuyển đổi logic trên

bộ nhớ cache Mặt khác, khi thực hiện đồng thời các luồng được tạo ra từ các ứng dụng khác nhau, tổng hiệu năng của một bộ vi xử lý đa lõi đa luồng có thể suy giảm do các xung đột giữa các các luồng trong không gian cache chia sẻ, một luồng của một lõi

có thể truy xuất các dữ liệu của một luồng khác và thời gian thực hiện của nó trở nên dài hơn so với cache riêng

1.2 MẠNG KẾT NỐI CÁC LÕI XỬ LÝ TRONG CHIP

1.2.1 Mạng liên kết tĩnh các lõi

Trong các hệ thống đa xử lý: nhiều chip CPU, hoặc chip đa lõi xử lý, mạng liên kết (interconnect network) các chip CPU (off chip interconnect) và mạng liên kết các lõi trong chip (on chip interconnect) đóng vai trò quan trọng ảnh hưởng đến hiệu năng của hệ thống đa xử lý Đặc biệt, khi số chip CPU hay số lõi trong chip tăng lên đáng kể

Các mạng interconnect được phân biệt thành hai loại: kết nối tĩnh và kết nối động

Hình 1.4: Ki ến trúc kiểu ngói lợp của chip đa lõi (tiled architecture) với 16 tiles

Các mạng kết nối động có thể cấu hình lại được nhờ các nút chuyển mạch

Để đánh giá đặc điểm của các cấu trúc interconnect thường có một số thông

số cấu hình của cấu hình mạng kết nối:

incident nodes)

nhất trong mạng giữa 2 nút (hay độ dài của tuyến dài nhất trong mạng (maximum routing distance, hay maximum hop distance)

trung bình giữa tất cả các cặp nút (average routing distance hay average hop distance)

chúng ra khỏi mạng sẽ tách mạng và cắt mạng thành 2 nửa

sung thêm

1 Bus chia sẻ đơn (single shared bus):

Kiểu bus đơn này (hình 1.5) được sử dụng nhiều trong các hệ thống máy kiến trúc Von Neumann cổ điển với một bus hệ thống Nhưng một nhược điểm lớn là khi số lượng các thành phần xử lý và thành phần nhớ tăng lên sẽ làm tăng đụng độ cạnh tranh chiếm bus, dẫn đến tăng thời gian chờ đợi được phục của các thành phần xử lý và thành phần nhớ, và tốc độ truyền thông bị suy giảm Khi đó cần phải tăng tốc độ bus Độ sẵn sàng của kết nối bus thấp

2 Nhiều Bus (multi-bus):

Mạng nhiều Bus (hình 1.6) khắc phục nhược điểm của Bus đơn, trong đó, một số thành phần xử lý và thành phần nhớ kết nối với một Bus, những thành

Hình 1.5: M ạng kết nối N: là bus đơn

phần xử lý và thành phần nhớ khác lại kết nối với một Bus khác, hoặc có chúng kết nối cùng trên một số Bus, như vậy sẽ giảm quá tải cho các Bus, sự đụng độ truy nhập Bus giảm tối thiểu Nhược điểm của mạng: khi có sự cố xảy ra đối với một Bus nào đó, thì hiệu xuất mạng giảm đi rõ rệt và lỗi tăng lên

3 Các Bus giao nhau (crossbar buses):

Trong cấu trúc kết nối Bus giao nhau (hình 1.7) mỗi thành phần xử lý kết nối với tất cả thành phần nhớ và tương tự, mỗi thành phần nhớ kết nối với tất cả thành phần xử lý Như vậy ta có một kết nối kiểu ma trận hai chiều n x m Cấu trúc này khắc phục nhược điểm của cấu trúc nhiều Bus Trường hợp xấu nhất có thể xảy ra: nếu tất cả các thành phần xử lý cùng truy nhập vào một thành phần nhớ Kết nối này đã được áp dụng một số hệ thống máy tính lớn

4 Chuỗi (Linear Array):

Cấu trúc chuỗi (chain) là một mảng tuyến tính (linear array) các bộ xử lý (gồm CPU, memory, I/O), nên thường được gọi là cấu trúc mảng tuyến tính, có

Hình 1.6: M ạng nối N: là nhiều bus

Cho rằng tổng số nút xử lý là N thì mạng chuỗi này có các thông số: mỗi một

nút bên trong có cấp độ là 2 (một nút nối 2 kênh), ngoại trừ 2 nút biên chỉ có cấp độ 1,

số liên kết trong mạng là một hàm phụ thuộc vào số lượng nút, O(N) (độ phức tạp liên kết) của mạng, là L = N-1 Đường kính của mạng, D được tính bằng D = N-1 (một nút biên nối với N-1 nút) Khoảng cách trung bình là (N-1)/3 Độ rộng chia đôi là 1 Giữa

các nút chỉ có một liên kết nên thuật toán định tuyến truyền thông đơn giản, như hệ thống bus đơn: các bản tin kèm địa chỉ nguồn và đích được chuyển từ một nút nguồn đến đích là ‘xuôi dòng’ (downstream), một nút nào đó tiếp nhận bản tin từ ‘dòng xuôi’

và thu nhận bản tin nếu địa chỉ đích trùng với nút đó, nếu địa chỉ đích không trùng thì bản tin được chuyển ‘ngược dòng’ trở lại’ (upstream)

Cấu trúc chuỗi khác với cấu trúc bus đơn ở chỗ không phải tất cả các nút đều có thể đọc tất cả các bản tin Đặc biệt, các nút trong khoảng ‘xuôi dòng’ từ nguồn và

‘ngược dòng’ từ đích sẽ không có cơ hội đọc bản tin Điều này làm khó khăn thực hiện chuyển các bản tin toàn cục Một điều khác biệt với cấu trúc bus nữa là chuỗi cho phép một số các gói của bản tin đồng thời được vận chuyển đảm bảo chúng không gối đè lên nhau Chuỗi đơn giản cho mở rộng, bởi vì phần cứng của các nút đang trong mạng không cần phải thay đổi và thuật toán định tuyến vẫn duy trì như cũ Độ sẵn sàng của chuỗi thấp, tốc độ truyền thông chậm, các nút phải chờ đợi lâu

Cấu trúc cây có một số loại:

Hình 1.8: chu ỗi kết nối đa xử lý

Trong cây nhị phân, hay còn gọi là cây nhị phân đầy đủ, mỗi một nút xử lý ở một tầng (trừ gốc) có 3 nút kề cận: 1 nút cha và 2 nút con Giữa hai nút kề cận chỉ một đường dẫn duy nhất (hình 1.9) và là liên kết 2 chiều

Nếu có cây nhị phân có tổng số N nút, trong đó có n nút bên trong (kể cả gốc), thì nó có các thông số như sau: n+1 nút kết thúc (ngọn), tổng số nút N = 2n+1, cấp độ

rộng chia đôi là 1, và đường kính của cây là D= 2 log2N = 2 log2( 2n+ 1 )

Ví dụ: với cây nhị phân ở hình 3.19, ta có số nút bên trong n = 7, tổng số nút ngọn là n+1 = 8, cả cây có tổng số N = 2n+1 = 15, số liên kết L = 2n-1 = 14, và chiều cao của cây h ≥ log2(n+1) = log28 = 3

Kết nối hình cây đơn giản, có thể thực hiện đánh địa chỉ nhị phân cho các nút, đơn giản được thuật toán định tuyến Các nút Hạn chế của cây nhị phân là có tốc độ trao đổi chậm, càng lên cao trễ càng lớn và nghẽn nút cổ chai Các nút con trao đổi với nhau phải thông qua nút cha Khi có sự cố xảy ra ở nút cha thì sẽ làm mất đi liên hệ với các nút con, dẫn tới sự loại bỏ nhiều đơn vị xử lý trong nhánh Tuy vậy, dạng cấu trúc kết nối này vẫn được sử dụng ở một số hệ thống máy tính

Ví dụ, quay lại với bài toán tính SUM đã đề cập

nb b

b b

n

Quá trình giải phép tính SUM này như sau:

Nạp tất cả các toán hạng b1,b2,b3, ,b n vào 2 −h 1 đơn vị xử lý ngọn của cây nhị

lại trong đơn vị xử lý cha ở tầng h-1 Như vậy sẽ giảm số lượng toán hạng đi một nửa, tất cả kết quả cục bộ này nằm ở trong các đơn vị xử lý ở tầng h-1 Từ tầng h-1, tất cả

Hình 1.9:Cây nh ị phân

kết quả cộng cục bộ, và số lượng toán hạng giảm xuống còn n/4 Cuối cùng đạt tới đơn

Trong cây tam phân (ternary tree) (hình 1.10) mỗi một nút (trừ gốc) có 4 nút kề

cần: 1 nút cha, 3 nút con Nếu có n nút bên trong (kể cả gốc) thì có 2n +1 nút ngọn, cả

điểm hơn cây nhị phân là có nhiều nhánh cây hơn, do đó kết nối được nhiều nút con hơn, nhưng cũng như cây nhị phân nhược điểm lớn của nó lại càng lên cao càng gia tăng sự chậm chế và nghẽn nút cổ chai

Cây béo (hình 1.11) là cách khắc phục nhược điểm nghẽn nút của các cây nhị phân, tam phân bằng cách bổ xung thêm các kết nối giữa các nút con ở cùng tầng dưới (trừ các nút ở các cành ngoài) nhưng thuộc các nút cha khác nhau ở tầng trên

Cây X (hình 1.12) cũng là một cách

khắc phục nghẽn nút cổ chai bằng bổ xung

thêm một kết nối giữa 2 nút ở cùng tầng dưới

nhưng thuộc 2 nút cha ở tầng trên Các cây X

và béo không còn là các cây rẽ nhánh

(disjoint) vì có các vòng lặp

Hình 1.12: Cây X

Hình 1.10: Cây tam phân

Hình 1.11: Cây béo

• Cây hình chuỗi hạt:

Một trong những vấn đề lớn trong các cấu trúc cây ở trên là tìm kiến và phân loại (sort) Các thuật toán tìm kiếm có thể thực hiện tốt ở trong cây hình chuỗi hạt

(diamon tree) (hình 1.13) Trong cây chuỗi hạt, số lượng các nút N thỏa mãn công thức

tổng của cấp số nhân (sum of geometric progression):

N = (d W - 1)/(d - 1) Trong đó số lượng các nút N tăng theo độ sâu (hay chiều cao) của cây là W, hay theo sự tăng của hệ số phân đầu ra của nút (fan-out), d Số lượng các liên kết của cây

chuỗi hạt được tính bằng:

L = (d W - d)/(d - 1)

Độ phức tạp sinh trưởng G của cây được tính theo : G = (d-1)/(N+1)

Độ phức tạp sinh trưởng của các loại cây là cao so với các cấu trúc khác

•

Các cây cấu trúc kim tự tháp (pyramid) là một tập hợp con của cấu trúc cây Kim tự tháp cho ở hình 1.14 có thể có được từ vẽ lại một cây tứ phân (quaternary tree) Tất cả các đặc tính cấu hình của cây kim tự tháp tương tự như cây tứ phân (bảng 1.1)

Hình 1.13: Cây chu ỗi hạt

Hình 1.14: Cây kim t ự tháp

• Cây có cấu trúc không thống nhất:

Hình 1.15 là các cấu trúc cây không thống nhất trong đó hệ số phân đầu ra của nút gốc là 3, và của các nút khác là 2

6 Vòng (1D-Torus):

Nhược điểm của cấu chuỗi có thể được khắc phục bằng cấu trúc vòng (Ring) (hình 1.16) Tất cả các nút xử lý có thể truyền thông với nhau ngay cả nếu các bản tin

chỉ có thể chuyển theo một hướng Nếu vòng có N nút thì nó cũng có N liên kết (hay

độ phức hợp liên kết bằng N), nghĩa độ phức tạp liên kết phụ thuộc số nút, O(N) Vòng

có thể vận chuyển các bản tin theo cả hai hướng do đó nó là vòng 2 chiều Thường có tuyến dài và tuyến ngắn giữa các nút truyền thông với nhau Thuật toán định tuyến thực hiện định tuyến theo tuyến ngắn nhất nếu tuyến đó đang rỗi Vòng có mức phức

B ảng 1.1: Các đặc tính của cây kim tự tháp

tạp O(N) Đường kính của mạng vòng D = N/2 nếu liên kết 2 chiều (số N chẵn), và D

Khoảng cách trung bình (N +1)/3, độ rộng chia đôi (bisection width): 2

Vòng sợi dây (chordal ring) là một cấu hình

mở rộng thêm các kết nối giữa các cặp nút trong tập

hợp gồm các nút ở cách xa nhau Hình 1.17 là ví dụ

một vòng sợi dây gồm 24 nút với các dây (chord) kết

nối các cặp nút cách xa 6 nút (dây thừng là khái

niệm toán học cho một đường thẳng kết nối 2 điểm

trên một đường cong)

Vòng sợi dây có ưu điểm so với vòng 2 chiều là nó có ‘cắt ngắn’ (short cut) trong đường dẫn giữa các nút khác nhau Đường kính của vòng sợi dây là một hàm phụ thuộc vào số nút trong vòng và ‘độ dài’ của dây Có một số tuyến cho bản tin tới đích, nhưng thuật toán định tuyến phức tạp hơn Nếu vòng sợi có tổng số nút là n thì tổng số liên kết là 2n Máy tính song song ILLIAC-IV có mạng kết nối cấu trúc vòng sợi gồm 64 nút, trong đó các sợi dây kết nối các cặp nút cách xa 9 nút

8 Các cấu hình lưới:

Hình 1.16: Vòng đa xử lý

Hình 1.17: Vòng s ợi dây

Các cấu hình lưới là các kết nối các nút theo các mẫu đan lưới theo 2, hoặc 3 hướng Có nhiều loại cấu hình lưới: luới vuông (grid, mesh), lưới 6 cạnh (hexagonal grid), lưới vòng (torus), lưới toroidal (toroidal grid), lưới 3 chiều (3-D grid),…

Tổng số nút của lưới vuông (hình 1.19a) là N, và n=2, là số chiều, p là số nút

p p

N

) 1 (

2 )

N p

ta có N = 5 2 = 25, L= 2p(p− 1 ) = 40, D=8 Vì có nhiều đường dẫn giữa nguồn và đích nên mạng có độ sẵn sàng cao, thuật toán định tuyến có nhiều lựa chọn đường dẫn tối ưu Mạng cũng cho dễ dàng mở rộng bởi các nút đang kết nối không phải thay đổi phần cứng

Lưới vòng có cấu hình gồm một lưới vuông 2D và thêm các cạnh bổ xung vòng quanh, do đó nó còn được gọi là Torus hay 2D Torus Trong lưới vòng (2D Torus)

(hình 1.19b) tất cả các nút đều có cấp độ d = 4 (4 kết nối) và nằm trên giao điểm của

các đường vòng quấn xung quanh từ trên xuống dưới, từ phải sang trái Nó có số nút ít, băng thông cao, tăng được không gian sử dụng cho các chip xử lý, và vì các vòng là

thống nhất nên thuật toán định tuyến đơn giản Nếu số nút là N, n là số hướng, p là số

p p

lần tăng theo p bổ xung thêm 4p+6 nút (độ phức hợp sinh trưởng)

cạnh Các nút ở các góc có cấp độ 3, các nút ở các cạnh có cấp độ 4, các nút ở mặt có cấp độ 5, và các nút bên trong có cấp độ 6

hợp sinh trưởng là một hàm của p và bằng 3p+3p+1

Mạng lưới 3D có nhiều tuyến cho định tuyến giữa hai nút, nhiều đường dẫn ngắn nhất có thể chọn lựa, và độ sẵn sàng càng cao

Có thể xây dựng những mạng lưới 4D, 5D, nhưng sẽ rất khó nhận dạng, và thường các mảng 3D, 4D hoặc nhiều hướng hơn được sắp xếp thành các lưới 2D Lưới 3D thực hiện các bài toán nhanh tối thiểu cũng như lưới 2D, nhưng các bài toán 2D có thể không luôn sử dụng tất cả các nút của lưới 3D

• Lưới vòng 3D (3D torus):

9 Hình sao (Star):

Cấu trúc hình sao là trường hợp phát sinh từ cấu trúc cây, nhưng chỉ có độ sâu (hay chiều cao) là 2 Nút gốc của cây trở thành nút trung tâm của cấu trúc hình sao Nút trung tâm hoạt động như một nút chuyển mạch thực hiện định tuyến và chuyển tiếp các bản tin từ một nút đến các nút khác (hình 1.21)

Các nút đầu cuối chỉ liên kết với nhau qua nút trung tâm, do đó chúng có cấp độ

là 1, và sự cố ở nút gốc làm mạng không thể hoạt động Nếu tổng số nút trong mạng là

n thì nút gốc có cấp độ bằng n-1 Thuật toán định tuyến đơn giản Để tăng độ sẵn sàng cần tăng độ tin cậy và khả năng chịu lỗi của nút trung tâm

10 Mạng kết nối siêu lập thể n chiều (n-dimensional hypercube):

Hình 1.20: Vòng 3D

(3D torus) 4x4x4

Kiến trúc kết nối lập thể (hình 1.22) còn gọi là kết nối lập phương-n nhị phân

Trong siêu lập thể, một nút (hay đỉnh) là 0-D (hay 0-cube), một đường nối 2 đỉnh là 1D (hay 1-cube), một mạng vuông nối 4 nút gọi là 2D (2-cube), lập thể 3 chiều

là 3D (3-cube), và hai 3-cube nối với nhau gọi là 4D (4-cube),v.v

Cấu trúc siêu lập thể phù hợp với một số nhóm bài toán, như đánh giá các biến đổi Fourier nhanh (FFT: fast Fourier Transforms) Ví dụ, máy tính được thiết kế ở Caltech (1983) có thêm là Cosmic cube có 64 thành phần xử lý, mỗi thành phần xử lý

Cấu trúc kết nối động có thể được xây dựng bằng sử dụng các thành phần chuyển mạch 4-trạng thái (hình 1.24)

Mỗi một thành phần chuyển mạch có 2 đường vào và 2 đường ra để kết nối với các thành phần chuyển mạch lân cận Tất cả 4 đường (buses) giống nhau và có thể làm việc như là các liên kết các bộ xử lý với nhau (processor-to-processor) hay các thành phần xử lý với thành phần nhớ (procesor-to-memory) Trạng thái của thành phần chuyển mạch được điều khiển bởi tín hiệu C, nó có các trạng thái:

• Trạng thái đi thông hay trực tiếp (direct) (hình 1.24a): Z1 = X1, Z2 = X2

• Trạng thái đấu chéo (cross) (hình 1.24c) : Z1 = X2, Z2 = X1.

Mạng chuyển mạch trong các hệ thống đa xử lý hiện nay sử dụng 3 kỹ thuật chuyển mạch cơ bản để chuyển các gói tin từ nguồn tới đích: Chuyển mạch lưu và chuyển tiếp (store-and-forward switching), Chuyển mạch kênh (circuit switching), Chuyển mạch qua mặt cắt ảo (virtual cut-through switching), và định tuyến lỗ sâu

Hình 1.24: (a): Thành ph ần chuyển mạch, (b): Đi thông (trực tiếp),

(c): Đấu chéo, (d): Quảng bá trên, (e): Quảng bá dưới

(a)

S

C X1

X2

Z1 Z2

(b)

S

C X1

X2

Z1 Z2

(c)

S

C X1

X2 Z1 Z2

(d)

S

C X1

X2 Z1 Z2

(e)

• Chuyển mạch lưu và chuyển tiếp là kỹ thuật chuyển mạch gói cổ điển, trong

đó, khi một gói đến một nút trung gian, toàn bộ gói được lưu ở bộ đệm gói của nút trung gian Ngay khi kênh ra của nút trong gian sẵn sàng thì gói được đẩy chuyển tiếp đến nút tiếp theo Kỹ thuật này đơn giản, nhưng có các nhược điểm: trước hết, việc lưu đệm các gói đòi hỏi phải bổ xung bộ nhớ đệm ở các nút chuyển mạch và chi phí thêm thời gian lưu; thứ hai, trễ bản tin tỷ lệ với khoảng cách giữa nguồn và đích, số nút trung gian càng nhiều thì trễ càng lớn

(wormhole routing), trong đó, một gói được chia ra một số chỗ di chuyển (flit) Một flit đầu dẫn dẫn tuyến đường Vì flit đầu đi theo một tuyến riêng nên các flit còn lại sẽ

đi theo một đường ống tuyến đó Khi một kênh cần thiết đang bận và flit đầu không thể đi tiếp, thì nó bị khóa cho đến khi kênh được giải phóng, các flit còn lại được lưu đệm dọc theo tuyến đã thiết lập thay vì phải loại bỏ

khi truyền bản tin Ngay khi kênh được thiết lập, bản tin có thể được truyền đi mà

2x2 switching element S

M

D Switch control C

2x2 switching element S

C X

Z

(c) Trạng thái chuyển mạch S bị bỏ qua

2x2 switching element S

C X

Z

(b) Trạng thái chuyển

mạch S bị bỏ qua

không có sự cạnh tranh nào và thời gian trễ thấp Khoảng cách giữa nguồn và đích không ảnh hưởng đáng kể đến trễ bản tin trong mạng chuyển mạch kênh

khi kênh tiếp theo chưa sẵn sàng cho chuyển tiếp, nếu không, các gói được chuyển tiếp ngay mà không lưu đệm trung gian Như vậy giảm đáng kể các trễ bản tin

2 Mạng chuyển mạch nhiều tầng:

Hình 1.26 là một ví dụ cấu trúc kết nối mạng thực tế dùng các thành phần

có 12 thành phần chuyển mạch S sắp xếp theo 3 tầng (cột), và dùng để kết nối động

phần chuyển mạch S, ta có thể có một số lượng lớn các mẫu kết nối mạng (mẫu kết nối động) Số lượng mẫu kết nối động phụ thuộc vào số tầng (cột) kết nối và trạng thái của các thành phần chuyển mạch

Có thể có rất nhiều cấu hình kết nối của mạng chuyển mạch nhờ điều khiển các thành phần chuyển mạch Ví dụ:

thứ hai và thứ ba đều có các chuyển mạch ở trạng thái đi thông (hình 1.27)

nhất và thứ ba có các chuyển mạch ở trạng thái đi thông (hình 1.28)

các tầng thứ nhất và thứ hai ở trạng thái đi thông (hình 1.29)

Kết nối của mạng chuyển mạch ở hình 1.29 cũng là kết nối của 4 nút xử lý đỉnh

với 4 nút xử lý đáy của 3-cube Như vậy, truyền thông song song đỉnh-đến-đáy của kết

nối tĩnh siêu cube có thể có được một cách gián tiếp trong hệ thống 8 bộ xử lý với

mạng kết nối N Mạng kết nối N có thể cho ta tất cả các dạng kết nối tĩnh của siêu cube

theo cách sử dụng các trạng thái của các thành phần chuyển mạch, nên mạng kết nối N

còn gọi là mạng kết nối siêu cube gián tiếp

Mạng chuyển mạch nhiều tầng là một lớp ứng dụng quan trọng trong kết nối các hệ thống đa xử lý lớn MPP (massively parallel multiprocessor) Một mạng chuyển

mạch để kết nối k1 đường vào (input) với k2 đường ra (output) được gọi là mạng

đường dẫn input-output là số lượng các tầng Mỗi một liên kết đến một thành phần

chuyển mạch hay cổng của thành phần xử lý là một bus đơn hay song hướng chứa k

đường dây để giảm chi phí phần cững và hạn chế số chân nối (pin), giá trị k thường bằng 1 Như vậy, truyền thông qua thành phần chuyển mạch là tuần tự theo bit Hình 1.30 là ví dụ mạng chuyển mạch 3 tầng 8x8 omega gồm 12 thành phần chuyển mạch 2x2

connection): xáo trộn với N = 8 (hình 1.31a) và mạng chuyển mạch xáo trộn 1 tầng

(hình 1.31b)

Cho rằng các bộ xử lý hình thành các nguồn và các đích của mạng chuyển

mạch, và kích thước của mạng chuyển mạch là N x N, trong đó N là số bộ xử lý Bởi vì

các bộ xử lý thường được xác định bằng các địa chỉ nhị phân n-bit, nên để thuận tiện

tin, hay gói có kích thước cố định được vận chuyển đồng thời giữa từ một cho đến N/2

cặp bộ xử lý Các cặp bộ xử lý kết nối với nhau ở bất kỳ thời điểm nào được xác định

điều khiển của mạng linh hoạt thiết lập các trạng thái cho các chuyển mạch đáp ứng các yêu cầu kết nối của các bộ xử lý và duy trì trạng thái mạng cố định trong khoảng thời gian đủ để các bản tin được vận chuyển đến đích Sau đó, logic điều khiển thay đổi trạng thái mạng cho phù hợp với yêu cầu của các nguồn và đích cho vận chuyển các tập hợp bản tin tiếp theo,v.v…

3 Mạng chuyển mạch chịu lỗi:

Hình 1.32 là mạng chuyển mạch 3 tầng (siêu cube) khi truyền thông bình thường, trong đó đường đậm chỉ đường dẫn từ nút xử lý 2 đến nút xử lý 6

Hình 1.33 là một mạng chuyển mạnh siêu cube chịu lỗi (fault-free switching network) có tầng vào bổ xung (tầng 0) sử dụng các nút chuyển mạch biến đổi Khi truyền thông bình thường (không có lỗi mạng), các các nút chuyển mạch biến đổi ở tầng 0 bị tách khỏi mạng, trong khi đó các nút chuyển mạch biến đổi ở tầng 3 được cho phép đảm bảo hoạt động bình thường của mạng chuyển mạch 3 tầng 8x8 (mạng siêu cube gián tiếp), và cả ba tầng mạng 1:3 đều chịu một điều khiển định tuyến chung

để chuyển thông tin qua mạng

Cho rằng lỗi xẩy ra ở một tầng m nào đó và được xác định nhờ một thủ tục

chuẩn đoán lỗi Nếu m là tầng 0 thì không có hành động động gì xẩy ra, bởi vì các

thành phần chuyển mạch biến đổi của tầng 0 đã bị tách khỏi mạng Nếu lỗi ở trong một

mạng trong khi tầng 0 được cho phép Khi lỗi xẩy ra ở trong bất kỳ một tầng trung gian nào (trong ví dụ này là tầng 1 và 2) thì tầng vào (tầng 0) và tầng ra (tầng n) cùng được cho phép Truyền thông bình thường từ thành phần xử lý 2 đến thành phần xử lý

6 đi qua nút chuyển mạch có đường viền tô đậm ở tầng 1 (khi đó tầng 0 bị tách khỏi mạng) Nếu lỗi xẩy ra ở nút này thì cả tầng tầng 0 và tầng 3 đều được cho phép và đường dẫn giữa thành phần xử lý 2 và thành phần xử lý 6 được định tuyến lại bỏ qua

Tầng 1 Tầng 2

v ới truyền thông bình thường

4 Mạng chuyển mạch đấu chéo:

Các mạng chuyển mạch đấu chéo (crossbar interconnect) được sử dụng phổ biến trong cả các kết nối off chip và on chip Chúng sử dụng các thành phần chuyển mạch tại giao điểm của các liên kết dọc và ngang (hình 1.34) Các trạng thái của các thành phần chuyển mạch được điều khiển để đáp ứng yêu cầu kết nối của từng cặp thành phần xử lý và thành phần nhớ

B ảng 1.4: So sánh một số cấu hình mạng kết nối động

Fault Switch

chuy ển mạch biến đổi để nâng cao độ tin cậy (mạng chịu lỗi)