Nghiên cứu thiết kế khối tổng hợp tần số ứng dụng trong chip thu truyền hình số mặt đất

Luận văn tốt nghiệp tập trung vào việc phân tích, thiết kế khối tổng hợp tần số có tỉ số chia không nguyên ứng dụng cho chip thu truyền hình số mặt đất theo chuẩn DVB-T2 sử dụng công ngh

  

PHAN TRỌNG KHÔI

NGHIÊN CỨU THIẾT KẾ KHỐI TỔNG HỢP TẦN SỐ ỨNG DỤNG

TRONG CHIP THU TRUYỀN HÌNH SỐ MẶT ĐẤT

Chuyên ngành : Kỹ Thuật Viễn Thông

Mã số : 60 52 02 08

LUẬN VĂN THẠC SĨ

TP HỒ CHÍ MINH, tháng 06 năm 2017

Cán bộ chấm nhận xét 1: TS Đỗ Hồng Tuấn

Cán bộ chấm nhận xét 2: TS Huỳnh Hữu Thuận

Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG

Tp HCM ngày 05 tháng 07 năm 2017 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ) 1 PGS.TS Hồ Văn Khương

2 TS Đỗ Hồng Tuấn

3 TS Huỳnh Hữu Thuận

4 TS Võ Quế Sơn

5 TS Nguyễn Minh Sơn

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)

PGS TS Hồ Văn Khương TS Đỗ Hồng Tuấn

Số : /BKĐT

KHOA : ĐIỆN – ĐIỆN TỬ

BỘ MÔN : VIỄN THÔNG

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Họ tên học viên: Phan Trọng Khôi MSHV: 1570843

Chuyên ngành: Kỹ Thuật Viễn Thông Mã số: … 60 52 02 08

Phase noise : -110 dBc/Hz tại tần số offset 1 MHz

4 Ngày giao nhiệm vụ luận án: 01/2017

5 Ngày hoàn thành nhiệm vụ : 06/2017

6 Họ tên người hướng dẫn : TS Huỳnh Phú Minh Cường

Nội dung và yêu cầu LATN đã được thông qua Bộ môn

Ngày 05 tháng 07 năm 2017

TS Huỳnh Phú Minh Cường TS Huỳnh Phú Minh Cường

PHẦN DÀNH CHO KHOA, BỘ MÔN

Người duyệt (chấm sơ bộ) : _

Ngày bảo vệ :

Điểm tổng kết : _

Nơi lưu trữ luận án : _

LỜI CÁM ƠN

Lời cảm ơn đầu tiên tôi xin chân thành gửi đến các Thầy, Cô trường Đại học Bách Khoa, ĐHQG TP Hồ Chí Minh, người đã giảng dạy cho tôi trong thời gian tôi học đại học và cao học tại trường Các kiến thức mà các Thầy, Cô đã truyền dạy luôn

là nền tảng quý báu mà tôi có thể vận dụng để giải quyết những vấn đề trong nghiên cứu Tôi xin gửi lời cám ơn sâu sắc nhất đến Thầy TS Huỳnh Phú Minh Cường, Thầy

đã cho tôi cơ hội bước chân vào một lĩnh vực đầy lý thú, cho tôi được tham gia nghiên cứu tại phòng thí nghiệm MICS, trường Đại học Bách Khoa, ĐHQG TP Hồ Chí Minh Thời gian nghiên cứu trong phòng thí nghiệm đã rèn luyện cho tôi không chỉ những kiến thức về chuyên môn mà còn cả những kinh nghiệm làm việc nhóm và tác phong làm việc khoa học Tôi xin gửi lời cám ơn đến Thầy TS Nguyễn Đông Giang, thời gian làm việc cùng Thầy tuy không nhiều, nhưng những kiến thức Thầy chỉ dạy giúp tôi có được một góc nhìn tổng quát và hiểu rõ bản chất của vấn đề nghiên cứu Tôi xin gửi lời cảm ơn đến TS Trần Lê Nguyên, người đã có những góp ý hữu ích

và hỗ trợ hiện thực hoá giải thuật số trong khối tổng hợp tần số thiết kế

Tôi xin gửi lời cảm ơn đến ThS Nguyễn Tấn Phát, ThS Nguyễn Thành Vinh, ThS Lê Văn Quyền, KS Trần Nhật Hoài Bảo và các thành viên trong nhóm nghiên cứu MICS đã hỗ trợ không chỉ về mặt tinh thần mà còn đưa ra các góp ý kỹ thuật quý báu Tôi xin cám ơn ThS Trần Thanh Hiếu, KS Phạm Hoài Tân đã hỗ trợ tôi thực hiện mô phỏng, hoàn thiện layout khối tổng hợp tần số thiết kế, cũng như hỗ trợ đo kiểm mạch thiết kế sau khi chế tạo Khoảng thời gian nghiên cứu tại phòng thí nghiệm luôn là khoảng thời gian đáng nhớ của tôi khi còn học tập ở trường Bách Khoa

Lời cảm ơn cuối cùng và sâu sắc nhất, tôi xin đến cha, mẹ và gia đình tôi, không có sự ủng hộ vô điều kiện của gia đình, tôi đã không thể hoàn thành được khoá học cao học cũng như luận văn tốt nghiệp này

TP Hồ Chí Minh, ngày 20 tháng 06 năm 2017

Phan Trọng Khôi

The dissertation is focused on the analysis, design and implementation of CMOS Fractional-N Phase Locked Loop (PLL) for DVB-T2 tuner using the CMOS 130-nm technology The proposed frequency synthesizer consists of two fully integrated Voltage Controlled Oscillator (VCOs), LO generator (LOGEN), Fractional divider, Phase Frequency Detector (PFD), Charge pump and on-chip Loop Filter High speed dividers chain is implemented in LOGEN block to achieve the wide band operation A MASH 1-1-1 Delta sigma modulator is utilized in a Fractional divider

to provide a 25Hz frequency resolution

The measurement results show that the worst phase noise of the PLL is higher than -115.24 dBc/Hz at 1 MHz offset and this frequency synthesizer could generate the local oscillator signals which have the frequency vary from 159 MHz to 311 MHz and from 479 MHz to 943 MHz while dissipating 60-mA at 1.2-V supply The proposed fractional-N frequency synthesizer performance is well satisfied for the system requirements and could be integrated in the Digital TV tuner

Keywords: CMOS Fractional-N PLL, VCO, Fractional divider, Phase Frequency Detector, Charge pump, Loop Filter, Digital Tuner

TÓM TẮT LUẬN VĂN

Ngày nay, hệ thống truyền hình số mặt đất với nhiều ưu điểm nổi trội đã dần thay thế các hệ thống truyền hình tương tự Điều này đặt ra yêu cầu trong việc tối ưu chất lượng chip thu truyền hình số nhằm đáp ứng các tiêu chuẩn kỹ thuật của các chuẩn truyền hình mới trong khi vẫn đảm bảo công suất tiêu thụ thấp Trong các chip thu cao tần này, khối tổng hợp tần số đóng vai trò hết sức quan trọng, quyết định đến chất lượng của toàn hệ thống

Luận văn tốt nghiệp tập trung vào việc phân tích, thiết kế khối tổng hợp tần số

có tỉ số chia không nguyên ứng dụng cho chip thu truyền hình số mặt đất theo chuẩn DVB-T2 sử dụng công nghệ CMOS 130-nm Khối tổng hợp tần số được thiết kế bao gồm các mạch chức năng: mạch tạo dao động (VCO), mạch tạo tín hiệu LO (LOGEN), mạch chia với tỉ số chia không nguyên (Fractional divider), mạch so pha/ tần số (PFD), mạch charge pump và mạch loop filter Mạch LOGEN được cấu thành

từ những mạch chia hoạt động ở tần số cao nhằm đáp ứng yêu cầu về băng thông hoạt động của hệ thống Mạch Delta sigma modulator theo cấu trúc MASH 1-1-1 được thiết kế trong mạch chia có tỉ số chia không nguyên nhằm tạo ra tỉ số chia lẻ cho hệ thống, với độ phân giải tần số là 25 Hz

Kết quả đo đạc cho thấy phase noise của khối tổng hợp tần số lớn hơn giá trị 115.24 dBc/Hz tại tần số offset 1 MHz và khối có thể tạo được tín hiệu dao động nội

-có tần số thay đổi trong khoảng 159 – 311 MHz và 479 – 943 MHz trong khi tiêu tán một dòng điện 60-mA từ nguồn 1.2V Khối Fractional-N PLL thiết kế đáp ứng được các yêu cầu của hệ thống và có thể tích hợp vào chip cao tần thu tín hiệu truyền hình

số mặt đất

Từ khoá: CMOS Fractional-N PLL, VCO, Fractional divider, Phase Frequency

Detector, Charge pump, Loop Filter, Digital Tuner

LỜI CAM ĐOAN CỦA TÁC GIẢ

Tôi xin cam đoan rằng luận văn này là công trình nghiên cứu do chính bản thân tôi thực hiện, không có sự chỉnh sửa hay sao chép kết quả trong bất cứ tài liệu hay bài báo nào đã công bố trước đây

Các số liệu, kết quả trong luận văn được trình bày hoàn toàn trung thực Luận văn có tham khảo và sử dụng các tài liệu khoa học được đăng tải trên các tạp chí, hội nghị được đề cập trong phần tài liệu tham khảo

TP Hồ Chí Minh, ngày 20 tháng 06 năm 2017

Học viên thực hiện

Phan Trọng Khôi

MỤC LỤC

LỜI CÁM ƠN ii

ABSTRACT ii

TÓM TẮT LUẬN VĂN iii

LỜI CAM ĐOAN CỦA TÁC GIẢ iv

MỤC LỤC v

DANH MỤC HÌNH ẢNH viii

DANH MỤC BẢNG BIỂU xix

DANH MỤC TỪ VIẾT TẮT xx

Chương 1 GIỚI THIỆU 1

1.1 Đặt vấn đề 1

1.2 Cấu trúc luận văn 3

Chương 2 THIẾT KẾ CẤP HỆ THỐNG KHỐI TỔNG HỢP TẦN SỐ 5

2.1 Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất 5

2.2 Lựa chọn cấu trúc khối tổng hợp tần số 6

2.2.1 Khối tổng hợp tần số với tỉ số chia nguyên (Integer-N PLL) 7

2.2.2 Khối tổng hợp tần số với tỉ số chia không nguyên (Fractional-N PLL) 7

2.2.3 Cấu trúc khối tổng hợp tần số thiết kế 9

2.3 Quy hoạch tần số cho khối tổng hợp tần số 10

2.4 Thiết kế hệ thống 13

2.4.1 Phase noise 13

2.4.2 Độ ổn định của khối PLL 14

Chương 3 THIẾT KẾ MẠCH DAO ĐỘNG 22

3.1 Thiết kế mạch dao động 22

3.1.1 Lựa chọn cấu trúc mạch dao động 22

3.1.2 Thiết kế sơ đồ nguyên lý 24

3.1.3 Thiết kế vật lý 34

3.2 Kết quả mô phỏng 36

3.2.1 Kết quả mô phỏng khoảng tần số dao động 36

3.2.2 Kết quả mô phỏng phase noise 37

Chương 4 THIẾT KẾ MẠCH CHIA 39

4.1 Thiết kế mạch chia LOGEN 40

4.1.1 Lựa chọn cấu trúc mạch chia 40

4.1.2 Thiết kế mạch chia hai 40

4.1.3 Thiết kế mạch chia ba 44

4.1.4 Thiết kế mạch chia LOGEN 48

4.2 Thiết kế mạch chia với tỉ số chia không nguyên 48

4.2.1 Nguyên lý hoạt động 48

4.2.2 Thiết kế sơ đồ nguyên lý 51

4.2.3 Kết quả mô phỏng 52

Chương 5 THIẾT KẾ MẠCH SO PHA/TẦN SỐ - MẠCH CHARGE PUMP – MẠCH LOOP FILTER 54

5.1 Thiết kế mạch so pha/tần số 54

5.1.1 Lựa chọn cấu trúc mạch 54

5.1.2 Thiết kế sơ đồ nguyên lý 59

5.2 Thiết kế mạch charge pump 62

5.2.2 Thiết kế sơ đồ nguyên lý 69

5.2.3 Kết quả mô phỏng 71

5.3 Thiết kế mạch loop filter 73

5.3.1 Thiết kế sơ đồ nguyên lý 73

5.3.2 Kết quả mô phỏng 74

Chương 6 TỔNG HỢP KHỐI TỔNG HỢP TẦN SỐ 75

6.1 Thiết kế sơ đồ nguyên lý 75

6.2 Thiết kế vật lý 75

6.3 Kết quả mô phỏng 77

Chương 7 KẾT QUẢ ĐO ĐẠC KHỐI TỔNG HỢP TẦN SỐ 83

7.1 Giới thiệu 83

7.2 Kết quả đo đạc 86

7.2.1 Kết quả đo đạc mạch dao động 86

7.2.2 Kết quả đo đạc khối tổng hợp tần số 91

7.3 Kết luận 98

Chương 8 KẾT LUẬN 99

8.1 Kết luận 99

8.2 Hướng phát triển đề tài 100

DANH MỤC CÔNG TRÌNH KHOA HỌC 101

TÀI LIỆU THAM KHẢO 102

PHỤ LỤC 103

LÝ LỊCH TRÍCH NGANG 13737

QUÁ TRÌNH ĐÀO TẠO 13737

QUÁ TRÌNH CÔNG TÁC 13737

DANH MỤC HÌNH ẢNH

Hình 1.1 Bản đồ số hoá truyền hình trên thế giới 1

Hình 1.2 Sơ đồ khối máy thu truyền hình số mặt đất (Set top box) 3

Hình 1.3 Sơ đồ khối tổng quát chip thu cao tần thu tín hiệu truyền hình số mặt đất 3 Hình 2.1 Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất 5

Hình 2.2 Sơ đồ khối khối tổng hợp tần số với tỉ số chia nguyên 7

Hình 2.3 Sơ đồ khối khối tổng hợp tần số với tỉ số chia không nguyên 8

Hình 2.4 Nguyên lý hoạt động của khối tổng hợp tần số Fractional-N PLL 8

Hình 2.5 Sơ đồ khối tổng hợp tần số Fractional-N PLL thiết kế 9

Hình 2.6 Phổ tín hiệu của mạch tạo dao động lý tưởng và thực tế [2] 13

Hình 2.7 Ảnh hưởng của Phase Noise đối với hệ thống thu và phát [2] 13

Hình 2.8 Ảnh hưởng của kênh số lân cận theo tiêu chuẩn Việt Nam [1] 14

Hình 2.9 Mô hình mạch charge pump 15

Hình 2.10 Đáp ứng ngõ ra mạch charge pump với độ lệch pha 0[2] 17

Hình 2.11 Gắn thêm điện trở R1 để tăng tính ổn định mạch PLL 18

Hình 2.12 Hàm truyền vòng hở khi có và không có điện trở R1 [2] 19

Hình 2.13 Mắc thêm tụ C2 để giảm gợn cho Vcont. 20

Hình 3.1 Vị trí của mạch dao động trong khối tổng hợp tần số thiết kế 22

Hình 3.2 Cấu trúc mạch dao động dạng vòng 23

Hình 3.3 Cấu trúc mạch dao động LC với điện trở âm 24

Hình 3.4 Sơ đồ khối tổng quát của mạch dao động thiết kế 24

Hình 3.5 Sơ đồ nguyên lý khung cộng hưởng LC 26

Hình 3.6 Kết quả mô phỏng điện trở ký sinh của khung cộng hưởng mạch VCO_L 27

Hình 3.7 Kết quả mô phỏng điện trở ký sinh của khung cộng hưởng mạch VCO_H 27

Hình 3.8 Sơ đồ nguyên lý mạch (a) Pmos cross-coupled, (b) Nmos cross-coupled, (c) Complementary cross-coupled 28

Hình 3.9 Mạch phân cực trong VCO 30

Hình 3.10 Kết quả mô phỏng giá trị dòng điện phân cực của mạch VCO tương ứng

với các bits điều khiển số 30

Hình 3.11 Cấu trúc của một mạch switched capacitor 31

Hình 3.12 Kết quả mô phỏng điện dung tương đương của mạch switched capacitor trong hai trường hợp đóng và ngắt của VCO_L 32

Hình 3.13 Kết quả mô phỏng điện dung tương đương của mạch switched capacitor trong hai trường hợp đóng và ngắt của VCO_H 32

Hình 3.14 Sơ đồ nguyên lý của mạch đệm theo cấu trúc inverter với điện trở hồi tiếp 33

Hình 3.15 Kết quả mô phỏng dạng sóng trên miền thời gian của mạch đệm thiết kế tương ứng với tần số tín hiệu ngõ vào là 4 GHz 34

Hình 3.16 Mô hình mô phỏng trường điện từ các đường kết nối trong mạch VCO 35

Hình 3.17 Bản layout hoàn chỉnh mạch ghép nối VCO_L và VCO_H (1106um * 1092um) 35

Hình 3.18 Kết quả mô phỏng sự thay đổi tần số dao động theo điện áp điều khiển của 63 capbanks của mạch VCO_L 36

Hình 3.19 Kết quả mô phỏng sự thay đổi tần số dao động theo điện áp điều khiển của 63 capbanks của mạch VCO_H 37

Hình 3.20 Kết quả mô phỏng phase noise của mạch VCO_L 38

Hình 3.21 Kết quả mô phỏng phase noise của mạch VCO_H 38

Hình 4.1 Vị trí và phân bố tần số của mạch chia LOGEN và mạch chia với tỉ số chia không nguyên 39

Hình 4.2 Sơ đồ nguyên lý mạch chia hai 41

Hình 4.3 Sơ đồ nguyên lý mạch CML Latch 41

Hình 4.4 Mô hình tương đương mạch CML khi chuyển trạng thái 43

Hình 4.5 Kết quả mô phỏng dạng sóng tín hiệu ngõ ra với tín hiệu ngõ vào có tần số bằng 6 GHz 44

Hình 4.6 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo tần số ngõ vào 44

Hình 4.7 (a) Sơ đồ nguyên lý mạch chia ba (b) Sơ đồ nguyên lý mạch CML latch.

46

Hình 4.8 Kết quả mô phỏng dạng sóng trên miền thời gian tín hiệu ngõ ra khi tín hiệu ngõ vào là 1.5 GHz 47

Hình 4.9 Kết quả mô phỏng sự thay đổi tần số tín hiệu ngõ ra theo tần số tín hiệu ngõ vào 47

Hình 4.10 Sơ đồ nguyên lý mạch chia tạo tín hiệu LO 48

Hình 4.11 Nguyên lý hoạt động của mạch chia với tỉ số chia không nguyên 49

Hình 4.12 Sơ đồ khối thiết kế mạch chia với tỉ số chia không nguyên 52

Hình 4.13 Sơ đồ testbench kiểm chứng hoạt động mạch chia fractional 52

Hình 4.14 Kết quả mô phỏng phổ tần số tín hiệu ngõ ra mạch chia khi PLL hoạt động tại kênh 6 (Fout = 274.5MHz/11.4375) 53

Hình 4.15 Kết quả mô phỏng phổ tần số tín hiệu ngõ ra mạch chia khi PLL hoạt động tại kênh 62 (Fout = 403.5MHz/16.8125) 53

Hình 5.1 Vị trí của mạch so pha trong khối tổng hợp tần số thiết kế 54

Hình 5.2 Tín hiệu ngõ ra của PFD lý tưởng [2] 55

Hình 5.3 Sơ đồ nguyên lý mạch so pha/tần số sử dụng D flip-flop 56

Hình 5.4 Hiện tượng deadzone trong mạch Phase Frequency Detector 57

Hình 5.5 Phổ phase noise của khối tổng hợp tần số trong trường hợp (a) không có và (b) có dead zone 57

Hình 5.6 - Đặc tuyến biểu diễn mối quan hệ giữa điện áp – sai số về pha trong hai trường hợp (a) không có và (b) có dead zone 58

Hình 5.7 - Thêm khối tạo delay để loại trừ dead zone 58

Hình 5.8 Sơ đồ nguyên lý mạch so pha/ tần số thiết kế 59

Hình 5.9 Sơ đồ nguyên lý mạch delay 60

Hình 5.10 Kết quả mô phỏng trên miền thời gian dạng sóng ngõ ra và dạng sóng ngõ vào với các mức delay khác nhau 60

Hình 5.11 Kết quả mô phỏng trên miền thời gian của mạch PFD khi tần số hồi tiếp lớn hơn tần số chuẩn 61

Hình 5.12 Kết quả mô phỏng trên miền thời gian của mạch PFD khi tần số hồi tiếp

nhỏ hơn tần số chuẩn 61

Hình 5.13 Kết quả mô phỏng điện áp ngõ ra mạch PFD theo độ sai lệch pha giữa hai tín hiệu ngõ vào 62

Hình 5.14 Vị trí của mạch charge pump trong khối tổng hợp tần số thiết kế 63

Hình 5.15 Hoạt động của bộ PFD/CP [6] 64

Hình 5.16 Sơ đồ mạch charge pump đơn giản 65

Hình 5.17 Sơ đồ mạch charge pump cơ bản [2] 65

Hình 5.18 Dạng sóng ngõ ra mạch charge pump trong hai trường hợp (a) fREF > fDIV (b) fREF < fDIV [9] 66

Hình 5.19 Sơ đồ các mạch charge pump [9] 66

Hình 5.20 Mạch charge pump differential [10] 67

Hình 5.21 Sự mismatch giữa hai nguồn dòng Up và Down a) Trạng thái ban đầu, b) Trạng thái quá độ [6] 68

Hình 5.22 a) Hiệu ứng charge injection, b) Hiệu ứng clock feedthrough 69

Hình 5.23 Sơ đồ nguyên lý của khối cung cấp dòng cho mạch loop filter 71

Hình 5.24 Kết quả mô phỏng giá trị dòng điện UP và DOWN 72

Hình 5.25 Kết quả mô phỏng giá trị dòng điện UP theo sự thay đổi của corner 72

Hình 5.26 Sơ đồ nguyên lý mạch loop filter 73

Hình 5.27 Kết quả mô phỏng phase margin của mạch loop filter 74

Hình 6.1 Sơ đồ nguyên lý khối tổng hợp tần số thiết kế 75

Hình 6.2 Bản layout toàn khối tổng hợp tần số 76

Hình 6.3 Testbench mô phỏng khối tổng hợp tần số 77

Hình 6.4 Kết quả mô phỏng dạng sóng trên miền thời gian của tín hiệu VCTRL khi khối PLL hoạt động tại kênh truyền hình 21 78

Hình 6.5 Kết quả mô phỏng dạng sóng trên miền thời gian của bốn tín hiệu dao động nội LO khi khối PLL hoạt động tại kênh truyền hình 21 79

Hình 6.6 Kết quả mô phỏng phổ tín hiệu VCO khi khối PLL hoạt động tại kênh truyền hình 21 79

Hình 6.7 Kết quả mô phỏng phổ tín hiệu LO khi khối PLL hoạt động tại kênh truyền

hình 21 80

Hình 6.8 Kết quả mô phỏng dạng sóng trên miền thời gian của tín hiệu VCTRL khi khối PLL hoạt động tại kênh truyền hình 62 81

Hình 6.9 Kết quả mô phỏng dạng sóng trên miền thời gian của bốn tín hiệu dao động nội LO khi khối PLL hoạt động tại kênh truyền hình 62 81

Hình 6.10 Kết quả mô phỏng phổ tín hiệu VCO khi khối PLL hoạt động tại kênh truyền hình 62 82

Hình 6.11 Kết quả mô phỏng phổ tín hiệu LO khi khối PLL hoạt động tại kênh truyền hình 62 82

Hình 7.1 Sơ đồ khối khối tổng hợp tần số được thiết kế - chế tạo 83

Hình 7.2 Ảnh chụp die PLL sau khi chế tạo 84

Hình 7.3 (a) Sơ đồ khối testbench kiểm tra hoạt động khối tổng hợp tần số 85

Hình 7.4 Sơ đồ nguyên lý mạch VCO_L và VCO_H 86

Hình 7.5 Kết quả đo đạc sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_L 87

Hình 7.6 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_L 87

Hình 7.7 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_L trong trường hợp tần số cao nhất 88

Hình 7.8 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_L trong trường hợp tần số thấp nhất 89

Hình 7.9 Kết quả đo đạc sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_H 89

Hình 7.10 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_H 90

Hình 7.11 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_H trong trường hợp tần số cao nhất 90

Hình 7.12 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_H trong trường hợp tần số thấp nhất 91

Hình 7.13 Kết quả đo phổ tín hiệu dao động nội PLL khi hoạt động ở kênh truyền hình 6 93Hình 7.14 Phase noise PLL khi hoạt động ở kênh truyền hình 6 93Hình 7.15 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 6 94Hình 7.16 Kết quả đo phổ tín hiệu dao động nội PLL khi hoạt động ở kênh truyền hình 7 94Hình 7.17 Phase noise PLL khi hoạt động ở kênh truyền hình 7 95Hình 7.18 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 7 95Hình 7.19 Kết quả đo phổ tín hiệu dao động nội PLL khi hoạt động ở kênh truyền hình 61 96Hình 7.20 Phase noise PLL khi hoạt động ở kênh truyền hình 61 96Hình 7.21 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 61 96Hình 7.22 Kết quả đo phổ tín hiệu dao động nội PLL khi hoạt động ở kênh truyền hình 62 97Hình 7.23 Phase noise PLL khi hoạt động ở kênh truyền hình 62 97Hình 7.24 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 62 98Hình 9.1 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 8 103 Hình 9.2 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 9 104 Hình 9.3 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 10 104 Hình 9.4 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 11 105 Hình 9.5 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 12 105 Hình 9.6 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 21 106 Hình 9.7 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 22 106

Hình 9.8 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 23 107 Hình 9.9 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động

ở kênh truyền hình 24 107 Hình 9.10 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 25 108 Hình 9.11 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 26 108 Hình 9.12 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 27 109 Hình 9.13 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 28 109 Hình 9.14 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 29 110 Hình 9.15 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 30 110 Hình 9.16 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 31 111 Hình 9.17 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 32 111 Hình 9.18 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 33 112 Hình 9.19 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 34 112 Hình 9.20 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 35 113 Hình 9.21 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 36 113 Hình 9.22 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 37 114

Hình 9.23 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 38 114 Hình 9.24 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 39 115 Hình 9.25 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 40 115 Hình 9.26 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 41 116 Hình 9.27 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 42 116 Hình 9.28 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 43 117 Hình 9.29 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 44 117 Hình 9.30 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 45 118 Hình 9.31 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 46 118 Hình 9.32 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 47 119 Hình 9.33 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 48 119 Hình 9.34 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 49 120 Hình 9.35 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 50 120 Hình 9.36 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 51 121 Hình 9.37 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 52 121

Hình 9.38 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 53 122 Hình 9.39 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 54 122 Hình 9.40 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 55 123 Hình 9.41 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 56 123 Hình 9.42 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 57 124 Hình 9.43 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 58 124 Hình 9.44 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 59 125 Hình 9.45 Kết quả đo đạc phổ (a) và phase noise (b) tín hiệu ngõ ra PLL khi hoạt động ở kênh truyền hình 60 125 Hình 9.46 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 159 MHz 126 Hình 9.47 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 167 MHz 126 Hình 9.48 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 175 MHz 127 Hình 9.49 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 239MHz 127 Hình 9.50 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 247 MHz 127 Hình 9.51 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 255 MHz 128 Hình 9.52 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 263MHz 128

Hình 9.53 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 271 MHz 128 Hình 9.54 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 279 MHz 129 Hình 9.55 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 287MHz 129 Hình 9.56 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 295 MHz 129 Hình 9.57 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 303 MHz 130 Hình 9.58 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 311MHz 130 Hình 9.59 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 815 MHz 130 Hình 9.60 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 823 MHz 131 Hình 9.61 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 831MHz 131 Hình 9.62 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 839 MHz 131 Hình 9.63 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 847 MHz 132 Hình 9.64 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 855MHz 132 Hình 9.65 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 863 MHz 132 Hình 9.66 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 871 MHz 133 Hình 9.67 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 879MHz 133

Hình 9.68 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 887 MHz 133 Hình 9.69 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 895 MHz 134 Hình 9.70 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 903MHz 134 Hình 9.71 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 911 MHz 134 Hình 9.72 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 919 MHz 135 Hình 9.73 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 927MHz 135 Hình 9.74 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 935 MHz 135 Hình 9.75 Kết quả đo đạc phổ tín hiệu ngõ ra PLL khi tạo tín hiệu dao động nội 943 MHz 136

DANH MỤC BẢNG BIỂU

Bảng 2.1 Bảng phân bố tần số tín hiệu LO và tần số VCO theo kênh truyền hình 11Bảng 2.2 Bảng thông số thiết kế các mạch chức năng trong khối PLL 21Bảng 3.1 Bảng kích thước linh kiện trong mạch VCO 26Bảng 3.2 Bảng kích thước transistor trong mạch P-type cross-couple 29Bảng 4.1 Bảng kích thước và giá trị linh kiện mạch CML 43Bảng 4.2 – Bảng thông số linh kiện trong mạch chia ba 45Bảng 4.3 Bảng phân bố tỉ số chia của khối PLL thiết kế theo tiêu chuẩn truyền hình

số Việt Nam 49Bảng 5.1 – Bảng giá trị linh kiện trong mạch loop filter 74Bảng 7.1 Bảng tần số kênh truyền hình cần đo theo tiêu chuẩn Việt Nam 91Bảng 7.2 Bảng tổng hợp các thông số kỹ thuật khối PLL 98Bảng 8.1 Bảng tóm tắt yêu cầu thiết kế và kết quả đo đạc khối PLL 99Bảng 8.2 Bảng so sánh kết quả đề tài và các bài báo khoa học 100

DANH MỤC TỪ VIẾT TẮT

Ký hiệu Tên gọi tiếng Anh Tên gọi tiếng Việt

DVB-T2 Digital Video Broadcasting

Terrestrial 2

Truyền hình số mặt đất thế hệ 2

IF Intermediate Frequency Tần số trung tần

LO Local Oscillator Tín hiệu dao động nội RFFE RF Front End Khối thu tín hiệu cao tần LNA Low Noise Amplifier Mạch khuếch đại nhiễu

thấp LPF Low Pass Filter Mạch lọc thông thấp

IFVGA Intermediate Frequency

Variable Gain Amplifier

Mạch khuếch đại trung tần có độ lợi thay đổi được PLL Phase Locked Loop Khối tổng hợp tần số VCO Voltage Controlled Oscillator Mạch tạo dao động

PFD Phase Frequency Detector Mạch so pha/tần số

DSM Delta Sigma Modulator Mạch Delta Sigma

CHƯƠNG 1 GIỚI THIỆU

1.1 Đặt vấn đề

Hệ thống thu phát tín hiệu truyền hình mặt đất đã được xây dựng, phát triển từ những năm cuối thế kỷ 20 và không ngừng được cải thiện về cả nội dung và kỹ thuật nhằm đem lại những trải nghiệm tốt nhất cho người dùng Một trong những điểm cải tiến nổi bật của hệ thống truyền hình là sự ra đời của hệ thống truyền hình số mặt đất thay thế cho truyền hình tương tự

Truyền hình số mặt đất với khả năng cho phép nhà sản xuất truyền phát nhiều kênh truyền hình trên cùng một kênh tần số, dẫn đến việc thu gọn băng tần truyền hình, bên cạnh đó, khả năng cung cấp các kênh truyền hình có độ phân giải cao (HDTV) cũng là một trong những ưu điểm của loại truyền hình này Vì các đặc điểm nổi bật nêu trên, tại nhiều quốc gia trên thế giới, truyền hình số mặt đất với ba tiêu chuẩn chính: DVB-T/DVB-T2, ATSC và ISDB-T đã thay thế hoàn toàn truyền hình tương tự, Hình 1.1 trình bày bản đồ số hoá truyền hình thế giới vào tháng 9 năm 2016

Hình 1.1 Bản đồ số hoá truyền hình trên thế giới Tại Việt Nam, theo đề án số hoá truyền hình đã được Thủ Tướng Chính Phủ phê duyệt tại quyết định 2451/QĐ-TTg, hệ thống truyền hình tương tự sẽ được thay thế bởi truyền hình số mặt đất theo tiêu chuẩn DVB-T2 trên khắp cả nước trong giai

đoạn từ năm 2015 đến năm 2020 Hiện nay, đã có 13 tỉnh, thành phố hoàn tất việc số hoá truyền hình Đề án số hoá truyền hình được thực hiện đã và đang đặt ra một nhu cầu rất lớn về việc cung cấp các thiết bị thu tín hiệu truyền hình số (Set top box) cho các ti-vi thế hệ trước, cũng như chế tạo các chip thu cao tần thu tín hiệu truyền hình

số mặt đất, nhằm tích hợp trong các ti-vi thế hệ sau

Cấu trúc chung của máy thu Set top box được trình bày trong Hình 1.2, gồm

ba phần chính: chip thu cao tần (RFTuner), chip giải mã tín hiệu truyền hình số (Demodulator) và chip giải mã tín hiệu âm thanh, hình ảnh (Audio/Video Decoder) Chip thu cao tần đóng vai trò hết sức quan trọng, thực hiện chức năng chuyển đổi tín hiệu cao tần về tín hiệu có tần số thấp và khuếch đại tín hiệu này trước khi cung cấp cho chip giải mã tín hiệu Sơ đồ khối tổng quát của chip thu cao tần được trình bày trong Hình 1.3, chip thu này gồm hai thành phần chính: khối thu cao tần (RFFE) và khối tổng hợp tần số (PLL), trong đó, khối thu cao tần nhận tín hiệu truyền hình có tần số nằm trong băng tần VHF, UHF, chuyển đổi thành tín hiệu có tần số 5 MHz và khuếch đại tín hiệu này trước khi đưa vào chip giải mã Việc chuyển đổi tần số được thực hiện nhờ một mạch trộn tần, với tín hiệu dao động nội được cung cấp bởi khối tổng hợp tần số (PLL) Đặc trưng của tín hiệu dao động nội này là tần số chuẩn, không thay đổi theo các điều kiện môi trường (sự thay đổi điện áp nguồn cung cấp và nhiệt

độ môi trường), cũng như ảnh hưởng từ sai số sinh ra trong quá trình chế tạo Chất lượng của khối tổng hợp tần số không những ảnh hưởng trực tiếp đến chất lượng chip thu cao tần mà còn ảnh hưởng đến khả năng giải mã đúng kênh cần thu của máy thu Set top box Hoà mình theo xu thế phát triển của công nghệ vi mạch tại Việt Nam và nhằm mục đích đóng góp vào sự thành công của đề án số hoá truyền hình trên toàn

quốc, giải quyết nhu cầu thực tiễn của xã hội, đề tài luận văn “Nghiên cứu, thiết kế khối tổng hợp tần số ứng dụng trong chip thu truyền hình số mặt đất” được đặt

ra và thực hiện

DEMODULATOR DECODER RFTUNER

MCUAntenna

SET TOP BOX

Hình 1.2 Sơ đồ khối máy thu truyền hình số mặt đất (Set top box)

Hình 1.3 Sơ đồ khối tổng quát chip thu cao tần thu tín hiệu truyền hình số mặt đất

1.2 Cấu trúc luận văn

Cấu trúc luận văn được trình bày gồm các chương sau:

Chương 1: Giới thiệu đề tài

Chương 2: Thiết kế cấp hệ thống khối tổng hợp tần số

Chương 3: Thiết kế mạch dao động

Chương 4: Thiết kế mạch chia

Chương 5: Thiết kế mạch so pha/tần số; mạch charge pump; mạch loop filter

ứng với các thông số trên, từ chương ba đến chương năm, các mạch chức năng như:

mạch dao động, mạch chia, mạch so pha/ tần số, mạch charge pump và mạch loop

filter được nghiên cứu, thiết kế Chương sáu trình bày việc ghép nối các mạch chức

năng thành khối tổng hợp tần số hoàn chỉnh Khối PLL sau quá trình chế tạo được đo kiểm nhằm đánh giá chất lượng mạch, testbench đo đạc và các kết quả đo được trình

bày trong chương bảy Kết luận và hướng phát triển của đề tài được trình bày trong

chương tám Phụ lục cung cấp các kết quả đo đạc và bài báo khoa học của luận văn

này

CHƯƠNG 2 THIẾT KẾ CẤP HỆ THỐNG KHỐI TỔNG

2.1 Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất

Cấu trúc máy thu truyền hình số mặt đất chịu ảnh hưởng từ cấu trúc máy thu truyền hình tương tự, nhưng có nhiều cải tiến kỹ thuật như giảm thiểu công suất tiêu

tụ, tăng khả năng tích hợp và đáp ứng được nhiều chuẩn truyền hình khác nhau Các cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất được trình bày trên Hình 2.1, bao gồm (a) Cấu trúc đổi tần hai lần và (b) Cấu trúc đổi tần một lần Low-IF

Mixer 1 LNA

LO 1

IFVGA Antenna

Band pass Filter

(a) Cấu trúc đổi tần hai lần

Mixer LNA

LO

IFVGA Antenna

Band pass Filter

PLL

(b) Cấu trúc đổi tần một lần Low-IF

Hình 2.1 Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất

Trong đó, cấu trúc đổi tần một lần Low-IF có ưu điểm về khả năng tích hợp cao, ít tiêu tán công suất hơn cấu trúc đổi tần hai lần do không cần sử dụng các mạch lọc ngoài chip và hai khối tổng hợp tần số riêng biệt Với tần số trung tần khác không, cấu trúc này ít chịu tác động bởi hiện tượng DC offset như trong cấu trúc đổi tần trực tiếp Do vậy, chip thu truyền hình số mặt đất sử dụng cấu trúc Low-IF được sử dụng rộng rãi trong các thiết bị thu truyền hình số mặt đất ngày nay

Tần số trung tần IF được quyết định dưới sự tương nhượng của độ chọn lọc tần số trung tần và khả năng triệt tần số ảnh Phương trình sau biểu diễn mối quan hệ giữa các đại lượng: tần số của tín hiệu ảnh (ωIM), tần số của tín hiệu cao tần (ωRF) và tần số của tín hiệu trung tần (ωIF)

sự tương thích về tần số trung tần giữa chip thu cao tần và chip giải mã trong hệ thống truyền hình số mặt đất cũng là một yếu tố quyết định đến giá trị của tần số IF

Khối tổng hợp tần số trong đề tài này được thiết kế cho chip thu cao tần thu tín hiệu truyền hình số mặt đất sử dụng cấu trúc Low-IF với tần số trung tần IF bằng

5 MHz

2.2 Lựa chọn cấu trúc khối tổng hợp tần số

Khối PLL là một vòng hồi tiếp âm, với tín hiệu ngõ ra được hồi tiếp và so sánh với tín hiệu dao động chuẩn để tự động hiệu chỉnh tần số, nhằm tạo ra một tín hiệu dao động ổn định theo thời gian với sự thay đổi của điều kiện môi trường Một cách tổng quát, tần số tín hiệu ngõ ra khối PLL có giá trị gấp N lần tần số chuẩn của thạch anh Tuỳ vào giá trị N là số nguyên hay số lẻ, mà các cấu trúc khối tổng hợp tần số khác nhau được thiết kế, chế tạo

*

f  N f (2.2)

2.2.1 Khối tổng hợp tần số với tỉ số chia nguyên (Integer-N PLL)

Cấu trúc khối tổng hợp tần số với tỉ số chia nguyên được trình bày như Hình 2.2 với các mạch chức năng là: mạch so pha/tần số, mạch charge pump, mạch loop filter, mạch dao động và mạch chia nguyên Vì tỉ số chia của khối PLL là số nguyên nên trong các hệ thống thông tin có nhiều kênh tín hiệu (channel), để thu được những kênh khác nhau cần chọn tần số chuẩn thạch anh bằng băng thông một kênh tín hiệu

Phase Frequency Detector

Charge Pump

Loop filter

VCO

Integer Divider

Integer control

Hình 2.2 Sơ đồ khối khối tổng hợp tần số với tỉ số chia nguyên

Việc cố định tần số chuẩn thạch anh bằng băng thông một kênh tín hiệu làm giới hạn khả năng tối ưu chất lượng của khối tổng hợp tần số về loop bandwidth, phase noise và thời gian xác lập của mạch, đặc biệt đối với các hệ thống có băng thông một kênh tín hiệu nhỏ như: GSM (200 kHz), hệ thống truyền hình (8 MHz),…

Mặc khác, trong các hệ thống thu phát không dây, hiện tượng sai lệch tần số chuẩn giữa thạch anh trong máy thu và trong máy phát (frequency offset) dẫn đến tần

số tín hiệu thu được có sai lệch so với thiết kế, ảnh hưởng đến tỉ số tín hiệu trên nhiễu của hệ thống Hiện tượng này không thể giải quyết được khi sử dụng khối tổng hợp tần số với tỉ số chia nguyên

2.2.2 Khối tổng hợp tần số với tỉ số chia không nguyên (Fractional-N PLL)

Khối tổng hợp tần số với tỉ số chia không nguyên được trình bày như Hình 2.3, trong cấu trúc này, mạch chia với tỉ số chia không nguyên (fractional divider) được sử dụng thay thế cho mạch chia nguyên Phương pháp này tăng tính linh hoạt

trong việc chọn tần số chuẩn thạch anh để đạt được điểm tối ưu về chất lượng khối PLL, cũng như giải quyết được hiện tượng frequency offset trong hệ thống

Phase Frequency Detector

Charge Pump

Loop filter

VCO

Fractional Divider

Fractional control

Hình 2.3 Sơ đồ khối khối tổng hợp tần số với tỉ số chia không nguyên Nguyên lý hoạt động của mạch chia fractional được trình bày như trên Hình 2.4, theo đó, để tạo ra tỉ số chia không nguyên có dạng N.f (với N < N.f < N+1), khối Fractional-N PLL thay đổi tỉ số chia của mạch chia fractional lần lượt giữa hai giá trị

N và N+1 theo khoảng thời gian lần lượt là TN và TN+1 sao cho tỉ số chia trung bình đạt giá trị là N.f, phương trình sau biểu thị cách tính toán N.f theo N và N+1:

2.2.3 Cấu trúc khối tổng hợp tần số thiết kế

Đề tài luận văn thiết kế khối tổng hợp tần số với tỉ số chia không nguyên, theo

sơ đồ như Hình 2.5 bao gồm các mạch sau:

- Mạch tạo dao động VCO

Các bit điều khiển ON/OFF và thay đổi nguồn dòng phân cực trong các mạch điện được sử dụng nhằm tối ưu công suất tiêu thụ khi khối PLL hoạt động tại các kênh truyền hình khác nhau

Pump

Fractional Frequency Divider

LOGEN

To Mixer From XTAL

C3 C2

C1

R3 R1

Loop Filter

VCO

Hình 2.5 Sơ đồ khối tổng hợp tần số Fractional-N PLL thiết kế

2.3 Quy hoạch tần số cho khối tổng hợp tần số

Việc quy hoạch tần số cho khối tổng hợp tần số thiết kế phụ thuộc vào hai yếu

tố: thứ nhất, tiêu chuẩn truyền hình số mặt đất tại Việt Nam, thứ hai, tần số trung tần

IF tại ngõ ra chip thu cao tần Trong đề tài này, khối tổng hợp tần số được thiết kế cho chip thu cao tần có tần số IF được chọn bằng 5 MHz nhằm tương thích với các chip giải điều chế thương mại, cũng như đáp ứng được mục tiêu loại bỏ các mạch lọc trung tần ngoài chip, tần số dao động nội (LO) được chọn lớn hơn tần số tín hiệu cao tần ngõ vào, nhằm tăng độ triệt tín hiệu ảnh cho hệ thống

Với cách thiết kế như trên, khi tần số tín hiệu truyền hình số Việt Nam thay đổi trong hai băng tần: VHF là 174 – 230 MHz và UHF: 470 – 806 MHz [1] thì tần

số LO thay đổi từ 183 MHz đến 231 MHz và 479 – 807 MHz

Khối tổng hợp tần số sử dụng thạch anh 24 MHz, với mục đích tương thích với nguồn thạch anh được sử dụng bởi các chip giải mã thương mại Ngoài ra, tần số thạch anh được chọn gấp ba lần băng thông một kênh truyền hình số còn làm giảm thời gian xác lập và cải thiện phase noise của khối PLL Bên cạnh đó, vì mạch VCO được thiết kế theo cấu trúc LC, với phương trình tính toán tần số dao động của mạch được trình bày như sau, có thể thấy được rằng tần số dao động của mạch VCO tỉ lệ nghịch với độ tự cảm của cuộn dây, mặt khác, độ tự cảm này tỉ lệ thuận với diện tích của cuộn dây Do đó, khi tần số dao động càng cao thì diện tích của cuộn dây càng nhỏ, khả năng tích hợp của cuộn dây trong mạch VCO càng lớn

12

Xét thấy việc tăng tần số không chỉ giúp tăng độ tích hợp của mạch VCO mà còn phù hợp với việc tạo tín hiệu I/Q vi sai ngõ ra, mạch dao động trong đề tài này không được thiết kế với tần số bằng tần số dao động nội LO mà được thiết kế có tần

số gấp 4 lần tần số LO tại băng UHF và 12 lần tần số LO tại băng VHF Như thế, tần

số dao động của mạch VCO thay đổi trong khoảng: 1900 – 3244 MHz

Từ tần số dao động VCO và tần số thạch anh, tỉ số chia của khối PLL thay đổi

từ 79.167 đến 135.167 Để tạo được dãy tỉ số chia như trên, đề tài sử dụng một mạch chia tần tám lần, có cấu tạo từ ba mạch chia hai ghép liên tiếp, kết hợp với một mạch chia có tỉ số chia không nguyên (fractional divider) Mạch chia tần tám lần được sử dụng nhằm mục đích giảm tần số của tín hiệu ngõ vào mạch chia fractional đến dưới

500 MHz, vì mạch chia này được cấu tạo từ các cổng logic, có tần số hoạt động tối

đa khoảng 500 MHz Do đó, tỉ số chia của mạch chia fractional thay đổi từ 9.896 đến 16.895

Sự phân bố tần số tín hiệu dao động nội LO và tần số dao động VCO theo kênh truyền hình được trình bày trong Bảng 2.1

Bảng 2.1 Bảng phân bố tần số tín hiệu LO và tần số VCO theo kênh truyền hình

2.4 Thiết kế hệ thống

2.4.1 Phase noise

Trong các mạch tạo dao động lý tưởng, tín hiệu sine ngõ ra chỉ có một tần số duy nhất, tuy nhiên trong thực tế, do ảnh hưởng của nhiễu trong các linh kiện điện tử và nguồn cung cấp dẫn đến tần số tín hiệu ngõ ra của mạch tạo dao động không chỉ tồn tại tần số cộng hưởng của mạch mà còn bao gồm nhiều tần số lân cận khác, như được biểu diễn trên Hình 2.6 Hiện tượng này được gọi là Phase Noise Đối với các hệ thống truyền dẫn không dây thì Phase Noise là một tham số đóng vai trò quan trọng, quyết định tỉ số tín hiệu trên nhiễu, chất lượng và khả năng thu phát tín hiệu Về phía máy thu, giá trị Phase Noise của bộ dao động nội lớn sẽ dẫn đến việc đổi tần sai lệch của máy thu nếu xuất hiện một tín hiệu không mong muốn có tần số nằm trong băng tần cần thu trộn tần với tín hiệu Phase Noise của bộ dao động nội mà tần số tín hiệu sau khi trộn tần trùng với tần số tín hiệu trung tần của hệ thống Về phía máy phát, tín hiệu Phase Noise lớn sẽ tạo ra hiện tượng “blocking” cho các máy thu đặt gần đó Hình 2.7 mô tả ảnh hưởng của Phase Noise đối với hệ thống thu và phát tín hiệu

Hình 2.6 Phổ tín hiệu của mạch tạo dao động lý tưởng và thực tế [2]

Hình 2.7 Ảnh hưởng của Phase Noise đối với hệ thống thu và phát [2]

Công thức tính toán giá trị Phase Noise được diễn đạt ở phương trình sau [3]:

L C S I 10log(B)     (2.5) với L là giá trị Phase Noise cần tính toán (dBc/Hz), C là công suất tín hiệu mong

muốn (dBm), S là độ chọn lọc tín hiệu kênh lân cận (dB), I là công suất tín hiệu can

nhiễu (dBm), B là băng thông tín hiệu (Hz)

Theo chuẩn truyền hình số Việt Nam, C = Pmin = -79.29 dBm, I = -79.29 + 25

= -54.29 dBm, S = 25 dB, B = 7.61 MHz, giá trị Phase Noise L = -118.81 dBc/Hz tại

tần số offset là 4.195 MHz theo như Hình 2.8

Trong các chip thu thương mại, phase noise thường được tính toán tại các điểm

tần số offset chuẩn như 1 MHz Do đó, cần nội suy giá trị phase noise tại 4.195 MHz

về lại điểm 1MHz, sử dụng mô hình phase noise của Leeson [4] với suy hao phase

noise là 20 dB/decace Vì khoảng cách từ 1MHz đến 4.195 MHz là 0.62 decade nên

khi đó phase noise tại điểm offset 1MHz có giá trị là -118.81 + 0.62*20 = -106.41

Hình 2.8 Ảnh hưởng của kênh số lân cận theo tiêu chuẩn Việt Nam [1]

2.4.2 Độ ổn định của khối PLL

Quá trình thiết kế khối PLL bao hàm việc phân tích, mô phỏng hệ thống và

thiết kế các mạch chức năng, việc mô phỏng hệ thống này không chỉ để xác định các

tham số của các mạch thành phần mà còn đảm bảo độ ổn định cho vòng hồi tiếp âm

của khối tổng hợp tần số

Các phân tích toán học về hàm truyền của khối tổng hợp tần số được trình bày như sau Xét mô hình khối tổng hợp tần số cơ bản gồm mạch loop filter và charge pump có sơ đồ như Hình 2.9 Giả sử hai tín hiệu chuẩn và hồi tiếp của khối tổng hợp

tần số có cùng chu kỳ T ref nhưng lệch pha một khoảng thời gian t Độ sai pha (phase error) giữa hai tín hiệu được tính bởi:

2

ref

t T

PFD PFD

Down

IP

C 1

Hình 2.9 Mô hình mạch charge pump

Dòng điện I pđi qua mạch loop filter được biểu diễn bằng I p I0sgn( ) với

nghĩa I p  I0nếu   0 (A nhanh pha hơn B) và I p  I0nếu   0 (A chậm pha hơn B) Khi PLL ở trạng thái khóa, thời gian đóng của khóa Up hoặc Down là:

( ) 2

0u(t)

 

   thì ở trạng thái lý tưởng, ngõ ra bộ PFD có QA là tín hiệu xung vuông

có độ rộng xung  t   / 2 T ref vàQ B  0 Trong mỗi chu kỳ, điện áp Vcont thay đổi một khoảng:

Hình 2.10 Đáp ứng ngõ ra mạch charge pump với độ lệch pha 0[2]

Vcont có thể được viết dưới dạng:

0 0 1

h(t) ( ) 2

I

u t C

1 (s) ( )

2

cont open