THIẾT kế VI MẠCH CHUYỂN đổi AD đa KÊNH, DẠNG LAI – PIPELINED SAR, xử lý tốc độ CAO TRÊN CÔNG NGHỆ CMOS

Thông qua thời gian phát triển, đã có rất nhiều những kiến trúc với tốc độ cao được đưa ra như Flash, Pipelined, Time-interleave, SAR...Nổi bật trong đó là kiến trúc lai pipeline SA

ĐẠI HỌC QUỐC GIA TP HCM

TRƯỜNG ĐẠI HỌC BÁCH KHOA

NGUYỄN MINH HIẾU

THIẾT KẾ VI MẠCH CHUYỂN ĐỔI A/D ĐA KÊNH, DẠNG LAI – PIPELINED SAR, XỬ LÝ TỐC ĐỘ CAO TRÊN

Công trình được hoàn thành tại: Trường Đại Học Bách Khoa – ĐHQG-HCM

Cán bộ hướng dẫn khoa học: PGS TS HOÀNG TRANG

(Ghi rõ họ, tên, học hàm, học vị và chữ ký)

Cán bộ chấm nhận xét 1: ………

(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Cán bộ chấm nhận xét 2: ………

(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Luận văn thạc sĩ được bảo vệ tại trường Đại học Bách Khoa, ĐHQG TP HCM ngày … tháng … năm 201… Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ) 1 ………

2 ………

3 ………

4 ………

5 ………

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)

ĐẠI HỌC QUỐC GIA TP.HCM CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Họ tên học viên: Nguyễn Minh Hiếu MSHV: 7140378

Ngày, tháng, năm sinh: 14/01/1991 Nơi sinh: Lâm Đồng Chuyên ngành: Kỹ thuật Điện Tử Mã số: 60520203

I TÊN ĐỀ TÀI:

THIẾT KẾ VI MẠCH CHUYỂN ĐỔI A/D ĐA KÊNH, DẠNG LAI – PIPELINED SAR,

XỬ LÝ TỐC ĐỘ CAO TRÊN CÔNG NGHỆ CMOS

II NHIỆM VỤ VÀ NỘI DUNG:

- Thiết kế sơ đồ khối hoàn chỉnh kiến trúc mới Pipelined SAR ADC dành cho ứng dụng tốc độ cao, công suất thấp với độ phân giải tương đối

- Thiết kế nguyên lý mạch mức CMOS và vật lý cho kiến trúc Pipelined SAR ADC

- Đo đạc và kiểm tra các thông số của Pipelined SAR ADC

III NGÀY GIAO NHIỆM VỤ: 06/07/2015

IV NGÀY HOÀN THÀNH NHIỆM VỤ: 17/06/2016

V CÁN BỘ HƯỚNG DẪN: PGS TS HOÀNG TRANG

TP HCM, ngày …… tháng …… năm 2016

TRƯỞNG KHOA ………

(Họ tên và chữ ký)

Trong quá trình thực hiện đề tài luận văn này, em đã gặp phải rất nhiều khó khăn Nhưng, được sự hướng dẫn tận tình và sự tạo điều kiện thuận lợi của Thầy Hoàng Trang, em đã dần dần tháo gỡ được rất nhiều vấn đề, qua đó có thể hoàn thành đề tài này Vì vậy em xin gửi lời cám ơn chân thành nhất tới Thầy Xin cám ơn Thầy rất nhiều!

Em xin cám ơn các Thầy trong Hội đồng luận văn Thạc sĩ đã có những nhận xét, đánh giá và góp ý hết sức chính xác và bổ ích để giúp em chỉnh sửa và hoàn thiện luận văn của mình tốt hơn Xin cám ơn các Thầy rất nhiều!

Em cũng xin cám ơn Bộ môn Kỹ thuật Điện tử, Khoa Điện – Điện tử, Trường Đại học Bách Khoa TP HCM, là đơn vị em đang công tác, đã tạo điều kiện thuận lợi để

em có thời gian, thiết bị để thực hiện đề tài luận văn của mình

Và cuối cùng, em xin cảm ơn gia đình và những người thân đã luôn bên cạnh, động viên, giúp đỡ về mặt tinh thần trong quá trình thực hiện luận văn này

TP Hồ Chí Minh, ngày … tháng … năm 2015

Tác giả luận văn

Nguyễn Minh Hiếu

LỜI CẢM ƠN

TÓM TẮT LUẬN VĂN THẠC SĨ

Tiếng Việt:

Trong những ứng dụng công nghệ cao ngày nay, tốc độ đáp ứng luôn là một điểm quan trọng và được ưu tiên hàng đâu khi thiết kết Lúc này, những bộ chuyển đổi tương tự - số với vai trò thực hiện giao tiếp giữa thế giới thực và thế giới số trở nên hết sức quan trọng vì chúng quyết định trực tiếp tốc độ hoạt động của toàn bộ hệ thống Bên cạnh đó, khi nhu cầu về những thiết bị di động tang cao, tốc độ đáp ứng ngày càng trở nên quan trọng Để đạt được điều này, những vi mạch tương tự thiết kế theo phương pháp full-custom được nghiên cứu, phát triển trở lại sau thời gian dài vắng bóng

Bộ chuyển đổi tín hiệu tương tự - số là một dạng chip được thiết kế trên nền thiết kế vi mạch tương tự full-custom Thông qua thời gian phát triển, đã có rất nhiều những kiến trúc với tốc độ cao được đưa ra như Flash, Pipelined, Time-interleave, SAR Nổi bật trong đó là kiến trúc lai pipeline SAR cho phép hoạt động ổn định, đáp ứng tốc độ chuyển đổi rất cao và đặc biệt là độ chính xác cao hơn so với các kiến trúc khác khá nhiều Kiến trúc này phù hợp cho những ứng dụng tốc độ cao, nơi mà công suất là vấn đề được đặt lên hàng đầu nhưng tính chính xác trong từng chuyển đổi luôn được quan tâm, chú trọng

Luận văn này đề cập đến vấn đề thiết kế bộ chuyển đổi tín hiệu tương tự số dạng lai pipelined SAR trên nền công nghệ CMOS 45nm Trong báo cáo đề tài này, luận văn đề xuất một phương pháp lấy mẫu mới đi cùng với một kiến trúc so sánh mới với bộ tiền khuếch đại và chốt mới Bộ so sánh, cho độ lợi khuếch đại cao và băng thông tín hiệu rộng hơn so với những kiến trúc đã được giới thiệu và phát triển trong quá khứ Với những đáp ứng tốt đạt được, bộ so sánh đã mở rộng băng thông của thiết kế chuyển đổi tương tự - số lên rất nhiều giúp cho thiết kế đưa ra rong đề tài

có thể so sánh được với hoạt động của các chip sản xuất ngoài thị trường Bên cạnh

đó, bộ so sánh hoạt động với công suất rất thấp, cho phép khả năng tích hợp cao vào những lõi chip dành cho những ứng dụng cầm tay

Thiết kế chuyển đổi tương tự-số trong đề tài được thiết kế dựa trên việc ứng dụng phương pháp đường ống lên kiến trúc xấp xỉ gần đúng cổ điển Cấu trúc cho độ phân giải 10 -12 bits, tốc độ lấy mẫu lên đến 1GSPs, tần số tín hiệu ngõ vào lớn nhất đạt 100MHz với tầm điện áp từ 0 đến 1.2V Kiến trúc đưa ra có sai số ở vào mức chấp nhận được, sai số phi tuyến INL/DNL vào khoảng 1/1.4 LSB Điện áp nguồn cung cấp 1.2V với công suất tiêu thụ vào khoảng 90mW Kiến trúc được thiết kế theo đúng chuẩn thiết kế một chip tương tự và được thực trên trên nên công nghệ CMOS English:

In the field of high-tech applications, speed performance plays an important role

in the design process Thus, the analog to digital converters (ADCs) which are the bridge connected analog – real world to the digital world, initially decide the operated frequency of a system on chip (SoC) Besides, when the demand to mobile usage improves rapidly, the speed performance becomes more important To solve this problem, the full-custom intergrated circuit is research and develop after a long-winded absence times

Over the developed decades, there are many ADC architectures with high speed performance are publish and become standard in this field of design such as Flash,

Pipelined, Time-interleave or SAR etc The pipelined SAR ADC emerged as a new

hybrid architecture for high speed, high accuracy and more stability performance in comparison with other structures This hybrid ADC is suitable for field of high speed mobile application where requires not only low power but also the precise in each conversion

This thesis introduces the design of hybrid pipelined SAR ADC based on 45nm CMOS process In this thesis, a novel method of sample and hold which utilized the device clock-frequency, and a comparator integrated a new pre-amplifier and dynamic latch; are presented The new comparator obtains high gain and large bandwidth compared to other architectures, this tends to the improvement of ADC performance so as to compare with market ICs In addition, this comparator achieves

low power and small area which are most important requirement of mobile applications

The design of pipelined SAR ADC based on the handle of pipelined method to conventional SAR architecture This structure obtain 10 – 12 bit resolusion with the sample frequency is about 1GSPs over 100MHz maximum input frequency The voltage swing achieves wide range from 0 to 1.2V The design without calibration method gain acceptable non-linear error INL/DNL is about 1/1.4 LSB With 1.2V power supply voltage, the total power consumption is approximately 90mW The design process follows the standard full-custom design flow with CMOS technology process

LỜI CAM ĐOAN

Tôi xin cam đoan rằng:

Mọi số liệu và kết quả nghiên cứu trong luận văn thạc sĩ này là hoàn toàn trung thực và chưa từng được công bố trong bất kỳ công trình nào khác

Tác giả luận văn

Nguyễn Minh Hiếu

MỤC LỤC

CHƯƠNG 1: MỞ ĐẦU LUẬN VĂN 20

1.1 Giới thiệu chung 20

1.2 ADC và ứng dụng tốc độ cao 21

1.3 Tình hình nghiên cứu trong và ngoài nước 24

1.3.1 Tổng quan các thiết kế bộ ADC mới nhất trên thế giới 24

1.3.2 Tổng quan các thiết kế bộ ADC trong nước 26

1.4 Mục tiêu của đề tài 27

1.4.1 Mục tiêu tổng quát 27

1.4.2 Mục tiêu cụ thể 27

1.4.3 Nhiệm vụ của đề tài 28

CHƯƠNG 2: TỒNG QUAN CHUYỂN ĐỐI A/D TỐC ĐỘ CAO 31

2.1 Cơ bản về chuyển đổi A/D 31

2.2 Tổng quan quy trình lấy mẫu 33

2.2.1 Tần số Nyquist 33

2.2.2 Chồng lấn tín hiệu 35

2.3 Tổng quan quy trình lượng tử 36

2.3.1 Sai số lượng tử 36

2.3.2 Đánh giá sai số lượng tử 37

2.4 Các thông số đánh giá bộ ADC 37

2.4.1 Các thông số tĩnh 37

2.4.2 Các thông số động 42

2.5 Những kiến trúc ADC tốc độ cao 44

2.5.1 Kiến trúc Flash ADC 44

2.5.2 Kiến trúc Folding ADC 46

2.5.3 Kiến trúc Pipelined ADC 47

2.5.4 Kiến trúc SAR 48

2.5.5 Kiến trúc Pipelined SAR ADC 50

2.6 Khảo sát, so sánh những kiến trúc ADC 51

CHƯƠNG 3: THIẾT KẾ MÔ HÌNH HOẠT ĐỘNG 55

3.1 Tổng quan kiến trúc trúc ADC xấp xỉ liên tiếp 55

3.1.1 Bộ lấy mẫu (Sample and Hold) 56

3.1.2 Bộ so sánh 57

3.1.3 Bộ chuyển đổi tương tự-số (DAC) 57

3.1.4 Bộ thanh ghi dịch (SAR logic) 58

3.1.5 Bộ chuyển giá trị dữ liệu ra ngoài 59

3.2 Tổng quan kiến trúc rời rạc hóa thời gian ADC xấp xỉ liên tiếp 59

3.3 Kiến trúc Pipelined SAR ADC 63

3.4 Mô hình hóa bằng ngôn ngữ Verilog-A 65

3.4.1 Mô hình hóa bộ SAR ADC 66

3.4.2 Mô hình hóa bộ Time-Interleaved SAR ADC 67

3.4.3 Mô hình hóa bộ Pipelined Time-Interleaved SAR ADC 68

3.5 Vấn đề phát sinh trong kỹ thuật rời rạc hóa theo thời gian 70

3.5.1 Sự chênh lệch offset 70

3.5.2 Sực chênh lệch độ lợi 72

3.5.3 Sai lệch xung clock 74

3.5.4 Sự chênh lệch băng thông 76

3.5.5 Jitter 77

3.6 Đặc tả kỹ thuật cho đề tài 77

3.6.1 Điện áp nguồn cấp 77

3.6.2 Tần số hoạt động 78

3.6.3 Độ phân giải 78

3.6.4 Điện áp toàn tầm 78

3.6.5 Công suất hoạt động 79

3.6.6 Sai số tuyến tính và sai số phi tuyến 79

3.6.7 Đặc tả kỹ thuật 79

CHƯƠNG 4: THIẾT KẾ MẠCH NGUYÊN LÝ 81

4.1 Công nghệ CMOS 45nm 81

4.1.1 Giới thiệu chung về thư viện thiết kế 81

4.1.2 Thông số các mô hình thiết kế 81

4.2 Thiết kế nguyên lý bộ SAR ADC 82

4.2.1 Bộ so sánh 82

4.2.2 Bộ chuyển đổi số tương tự 90

4.2.3 Bộ SAR logic 92

4.2.4 Bộ lấy mẫu (Sample and Hold) 93

4.2.5 Toàn bộ SAR ADC 94

4.3 Thiết kế nguyên lý bộ Time-interleaved SAR ADC 95

4.3.1 Bộ dồn kênh data processing 95

4.3.2 Bộ tạo xung reset 97

4.3.3 Bộ đệm xung clock 98

4.3.4 Toàn bộ Time-interleaved SAR ADC 99

4.4 Thiết kế nguyên lý bộ Pipelined Time-interleaved SAR ADC 100

4.4.1 Bộ Time-Interleaved SAR ADC 0 100

4.4.2 Bộ Time-interleaved SAR ADC 180 101

4.4.3 Bộ dồn kênh multi data processing 103

4.4.4 Toàn bộ Pipelined Time-Interleaved SAR ADC 104

4.5 Thiết kế các mạch luận lý 105

4.5.1 Thiết kế công tắc truyền nhận 105

4.5.2 Thiết kế mạch tạo xung không trùng lặp 108

4.6 Thiết kế vật lý 110

CHƯƠNG 5: KẾT QUẢ VÀ THẢO LUẬN 119

5.1 Bộ so sánh 119

5.1.1 Bộ tiền khuếch đại 119

5.1.2 Bộ so sánh đầy đủ 120

5.2 Bộ chuyển đổi số - tương tự 123

5.3 Bộ SAR logic 124

5.4 Bộ lấy mẫu 125

5.5 Toàn bộ SAR ADC 126

5.6 Bộ Time – Interleaved SAR ADC 129

5.7 Bộ Pipelined Time – Interleaved SAR ADC 132

5.7.1 Đặc tuyến hoạt động 132

5.7.2 Sai số phi tuyến 134

CHƯƠNG 6: KẾT QUẢ VÀ THẢO LUẬN 138

6.1 Kết Luận 138

6.2 Hướng phát triển 139

DANH MỤC HÌNH ẢNH

Hình 1.1 Sơ đồ khối bộ xử lý tín hiệu cơ bản

Hình 1.2 Kiến trúc hệ thông thu siêu cao tần cổ điển

Hình 1.3 Kiến trúc thu siêu cao tần với phương pháp số hóa trực tiếp trung tần

Hình 1.4 Kiến trúc ý tưởng về một hệ thống Software Radio lấy mẫu ở cao tần.

Hình 1.5 Sơ đồ khối của một bộ dao động ký số

Hình 1.6 Sơ đồ khối cơ bản bộ lái của LCD

Hình 1.7 Lưu đồ thiết kế và tối ưu IC Analog theo phương pháp đặc chế hoàn toàn (Full-Custom Design)

Hình 1-2 Sơ đồ phân lớp quy trình chuyển đổi A/D

Hình 3-2 Mối quan hệ giữa tần số tín hiệu và tần số ảnh

Hình 2-3 So sánh phương pháp lấy mẫu dưới mẫu, lấy mẫu quá mẫu và lấy mẫu Nyquist

Hình 2-4 Đường chuyển đổi lý tưởng của bộ ADC 3-Bit

Hình 4-5: Sai số offset của bộ chuyển đổi A/D

Hình 2-6: Sai số toàn tầm của bộ chuyển đổi A/D

Hình 2-7: Sai số offset và sai số fullscale trong chuyển đổi A/D

Hình 2-8: Sai số tuyến tính DNL

Hình 2-9: Sai số phi tuyến INL

Hình 2-10: Mất mã trong quá trình chuyển đổi

Hình 1-11: Dạng phổ khi chuyển đổi FFT của các mã khi tín hiệu vào là sóng sin với Vpp toàn tầm

Hình 2-12: Sơ đồ khối kiến trúc Flash ADC

Hình 2-13: Nguyên lý thực hiện kỹ thuật Folding a) So sánh ngưỡng cố định cách khoảng Vref/4 b) So sánh sử dụng kỹ thuật Folding c) Kiến trúc bộ ADC gấp cơ bản

Hình 2-14: Sơ đồ khối kiến trúc Pipelined ADC

Hình 2-15: Sơ đồ khối kiến trúc SAR ADC

Hình 2-16: Sơ đồ khối kiến trúc Pipelined SAR ADC

Hình 2-17: So sánh về mặt năng lượng giữa các kiến trúc ADC, màu đỏ đại diện cho kiến trúc mới Pipelined SAR còn lại là những kiến trúc ADC khác Các đường màu xanh liền nét đại diện cho biên FoMW tương ứng 5fJ/bước chuyển đổivà FoMS 175dB

Hình 2-18: So sánh về nhiễu giửa các kiến trúc ADC, đường màu đỏ liền đại diện cho biên nhiễu Jiiter 1psrms và đường đứt nét đại diện cho biên nhiễu 0.1psrms

Hình 2-19: So sánh hệ số FoMS của các kiến trúc ADC, đường màu đen đứt nét đại diện cho đường biên

hệ số FoM của các công trình nghiên cứu từ 1997 đến 2015

Hình 1-5 Hoạt động của cấu trúc SAR

Hình 1-6 Sơ đồ khối của bộ A/D theo kiến trúc xấp xỉ liên tiếp

Hình 1-7 Mô hình DAC dùng thang điện trở

Hình 1-8 Mô hình DAC dùng dòng

Hình 1-9 Mô hình DAC dùng mảng tụ nhị phân

Hình 1-10 Thanh ghi xấp xỉ liên tiếp N-bit

Hình 1-11 Hoạt động bên trong của bộ SAR_ADC 6bit với các tín hiệu ngõ ra EOC và tín hiệu ngõ vào Vsample

Hình 1-12 Giản đồ hoạt động của bộ SAR ADC theo phương rời rạc hóa theo thời gian

Hình 1.13 Phân bố xung Reset cho bộ SAR ADC

Hình 1.14 Lưu đồ giải thuật cho khối Data Processing N-bits

Hình 1.15 Bộ SAR ADC theo phương pháp rời rạc hóa thời gian

Hình 1.16 Phân bố dữ liệu cho bộ chuyển đổi ADC

Hình 1.17 Sơ đồ khối bộ chuyển đổi Pipelined SAR ADC đa rời rạc hóa theo thời gian

Hình 1.18 Lưu đồ giải thuật cho bộ multi DATA processing

Hình 1.19 Sơ đồ mạch bộ ADC theo cấu trúc SAR

Hình 1.20 Mạch kiểm tra hoạt động của bộ ADC

Hình 1.21 Kết quả khi dạng sóng đưa vào hàm ramp

Hình 1.22 Bộ ADC đơn giản theo cấu trúc rời rạc hóa theo thời gian

Hình 1.23 Kết quả khi dạng sóng đưa vào hàm ramp

Hình 1.24 Sơ đồ mạch bộ ADC theo cấu trúc đa rời rạc hóa thời gian

Hình 1.25 Kết quả khi dạng sóng đưa vào hàm ramp

Hình 1.26 Tần số lấy mẫu của bộ ADC

Hình 1.27 Kết quả khi dạng sóng đưa vào hàm sin (Vp-p=0-1.8; f = 10MHz)

Hình 1.28 Sai số offset trong bộ Time-Interleaved ADC

Hình 1.29 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sai số offset khác nhau Hình 1.30 Sai số độ lợi trong bộ Time-Interleaved ADC

Hình 1.31 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sai số độ lợi khác nhau Hình 1.32 Phân bố tụ và trở kí sinh trong thiết kế vật lý

Hình 1.33 Sự lệch xung clock cấp vào mạch

Hình 1.34 Lệch xung clock trong bộ Time-Interleaved ADC

Hình 1.35 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sự chênh lệch xung clock

Hình 1.36 Sai lệch băng thông trong bộ Time-Interleaved ADC

Hình 1.37 Đồ thị đặc tuyến vào ra của bộ so sánh không lý tưởng

Hình 1.38 Mô hình Latch Comparator

Hình 1.39 Mạch Latch Comparator

Hình 1.40 Định thời xung clock trong hoạt động của bộ SAR ADC

Hình 1.41 Tầng tiền khuếch đại của mạch so sánh

Hình 1.42 Cấu tạo của một tầng tiền khuếch đại

Hình 1.43 Cấu trúc mắc cặp NMOS theo kiểu cross-gate

Hình 1.44 Mạch Regenerative Latch

Hình 1.45 Mạch SR Latch

Hình 1.46 Cấu tạo bộ DAC

Hình 1.47 Mảng tụ nhị phân 2C-1C từ tụ MIM

Hình 1.48 Bộ điều khiển bit

Hình 1.49 Mạch SAR logic 4BIT đơn giản

Hình 1.50 Mạch SAR logic

Hình 1.51 Mạch lấy mẫu

Hình 1.52 Mạch ADC theo kiến trúc SAR

Hình 1.53 Bộ dồn kênh data_processing

Hình 1.54 Bộ tạo xung reset Rst_generator

Hình 1.55 Hoạt động của bộ rst_generator

Hình 1.56 Thành phần cơ bản của bộ đệm xung clock

Hình 1.57 Bộ đệm xung clock Clk_buffer_ADC

Hình 1.58 Bộ SAR ADC theo kiến trúc rời rạc hóa theo thời gian

Hình 1.59 Bộ SAR ADC rời rạc hóa theo thời gian ở vị trí 0

Hình 1.60 Hoạt động của bộ reset_generator_phase180

Hình 1.61 Mạch tạo xung reset ở vị trí 180

Hình 1.62 Phân bố xung clock cấp cho 2 bộ SAR ADC 0 và 180

Hình 1.63 Bộ chia xung clock phase 0

Hình 1.64 Bộ chia xung clock phase 180

Hình 1.65 Bộ SAR ADC rời rạc hóa theo thời gian ở vị trí 180

Hình 1.66 Bộ dồn kênh multi_data_processing

Hình 1.67 Cấu tạo của bộ Multi Time-Interleaved SAR ADC

Hình 4.32 Kiến trúc công tắc Dummy

Hình 4.33 Thay đổi điện áp Vout - Vin của công tắc Dummy

Hình 4.33 Kiến trúc công tắc Modified Bulk

Hình 4.34 Thay đổi điện áp Vout - Vin của công tắc Modified Bulk

Hình 4.35 Kiến trúc mạch Non-Overlaping

Hình 4.36 Trì hoãn tạo xung clk và clk* từ xung clki thông qua bộ Non-Overlaping

Hình 4.37 Thiết kế vật lý cho bộ buffer clock

Hình 4.38 Thiết kế vật lý cho bộ D flip flop set và reset

Hình 4.39 Thiết kế vật lý cho bộ chia xung clock

Hình 4.41 Thiết kế vật lý cho bộ lấy mẫu

Hình 4.42 Thiết kế vật lý cho bộ tiền khuếch đại

Hình 4.43 Thiết kế vật lý cho bộ Latch

Hình 4.44 Thiết kế vật lý cho bộ so sánh

Hình 4.45 Thiết kế vật lý cho bộ điều khiển bit

Hình 4.46 Thiết kế vật lý cho bộ SAR logic

Hình 4.47 Thiết kế vật lý cho bộ DAC

Hình 4.48 Thiết kế vật lý cho bộ SAR ADC

Hình 4.49 Thiết kế vật lý cho bộ toàn ADC

Hình 1.68 Mạch kiểm tra hoạt động của khối tiền khuếch đại

Hình 1.69 Đặc tính tần số của mạch tiền khuếch đại

Hình 1.70 Mạch kiểm tra hoạt động của khối so sánh

Hình 1.71 Kết quả dạng sóng ngõ ra của khối so sánh

Hình 1.72 Kết quả dạng sóng ngõ ra của khối so sánh

Hình 1.73 Công suất tiêu tốn của bộ so sánh

Hình 1.74 Mạch kiểm tra hoạt động của khối DAC

Hình 1.75 Kết quả dạng sóng ngõ ra của khối chuyển đổi số tương tự

Hình 1.76 Mạch kiểm tra hoạt động của khối SAR logic

Hình 1.77 Phân bố tín hiệu trong bộ SAR logic

Hình 1.78 Mạch kiểm tra hoạt động của khối lấy mẫu

Hình 1.79 Kết quả lấy mẫu với tín hiệu là hàm ramp

Hình 1.80 Mạch kiểm tra hoạt động của bộ SAR ADC

Hình 1.81 Dạng sóng ngõ ra khi tín hiệu vào là 600mV

Hình 1.82 Dạng sóng ngõ ra khi tín hiệu vào là 0V

Hình 1.83 Dạng sóng ngõ ra khi tín hiệu vào là 1.2V

Hình 1.84 Công suất tiêu tốn theo thời gian của bộ SAR ADC

Hình 1.85 Mạch kiểm tra hoạt động của khối tạo xung reset

Hình 1.86 Phân bố xung reset của khối tạo xung

Hình 1.87 Mạch mô phỏng kiểm tra hoạt động của bộ Time-Interleaved SAR ADC

Hình 1.88 Kết quả mô phỏng khi dạng sóng ngõ vào là hàm ramp

Hình 1.89 Tốc độ lấy mẫu của kiến trúc ADC

Hình 1.90 Công suất tiêu tốn bộ chuyển đổi A/D 1GS/s

Hình 1.91 Mạch mô phỏng hoạt động bộ pipelined Interleaved SAR ADC

Hình 1.92 Kết quả mô phỏng khi dạng sóng ngõ vào là hàm ramp

Hình 1.93 Tốc độ lấy mẫu của kiến trúc ADC

Hình 1.94 Công suất tiêu tốn bộ chuyển đổi A/D 2GS/s

Hình 5.28 Sai số phi tuyến INL, DNL với tín hiệu dạng Ramp

Hình 5.29 Sai số phi tuyến INL, DNL với tín hiệu dạng Sine 100MHz

Hình 5.30 Sai số phi tuyến INL, DNL với tín hiệu dạng Ramp

DANH MỤC BẢNG

Bảng 2.1: Bảng so sánh tổng hợp thiết kế Pipelined SAR ADC từ 2010 đến 2015

Bảng 1.1 Bảng thực thi của bộ SAR

Bảng 1.2 Bảng tóm tắt giá trị linh kiện MOSFET trong thư viện GPDK45nm

Bảng 1.3 Đặc tả kỹ thuật lý thuyết của bộ ADC trong đề tài

Bảng 1.4 Thông số cơ bản của thư viện GPDK 45nm

Bảng 1.5 Thông số mô hình MOSFET trong thư viện GPDK45nm

Bảng 1.6 Bảng giá trị kích thước mạch Pre-amplifier

Bảng 1.7 Bảng giá trị kích thước mạch latch

Bảng 1.8 Bảng hoạt động của mạch SR Latch

Bảng 1.9 Bảng giá trị kích thước mạch đệm

Bảng 1.10 Bảng giá trị kích thước mạch TG

Bảng 1.11 Bảng các ngõ vào của mạch mô phỏng hoạt động khối DAC

Bảng 5.2 Đặc tả kỹ thuật của bộ Pipelined SAR ADC

Bảng 5.3 So sánh với các kết quả nghiên cứu khác

DANH MỤC TỪ VIẾT TẮT

CHƯƠNG 1: MỞ ĐẦU LUẬN VĂN

1.1 Giới thiệu chung

Xử lý tín hiệu được sử dụng rất phổ biến trong nhiều môi trường ứng dụng khác nhau như âm thanh, điều khiển, viễn thông và ngay cả đến các hệ thống y sinh Một trong những vấn đề được đặt ra là cần phải chuyển đổi những tín hiệu tồn tại dưới dạng đời thực còn được gọi là tín hiệu tương tự sang tín hiệu số để có thể xử lý một cách dễ dàng hơn Bộ chuyển đổi tín hiệu tương tự/số, chuyển đổi A/D hay ADC thường có mặt trong hầu hết các hệ thống xử lý tín hiệu ngày nay với chức năng thực hiện giao tiếp giữa “thế giới tương tự” và “thế giới số”

Trong hình 1.1 mô tả sơ đồ khối và hoạt động của một hệ thống xử lý tín hiệu số

cơ bản Đầu tiên, tín hiệu đầu vào ( tần số Fa ) ở dạng tương tự được đưa qua một bộ lọc để loại bỏ hài tần số cao nhằm mục đích chính là tránh xảy ra hiện tượng chồng lấn phổ tín hiệu Sau đó, tín hiệu được lấy mẫu tại tần số FS , đồng thời tín hiệu lấy mẫu rời rạc được lượng tử hóa thông qua bộ chuyển đổi tín hiệu tương tự sang tín hiệu số Tại đầu ra của bộ trên, tín hiệu dạng số được xử lý thông qua bộ xử lý tín hiệu số Cuối cùng, tín hiệu sau xử lý được chuyển đổi lại về dạng tín hiệu tương tự bằng bộ chuyển đổi tín hiệu số sang tín hiệu tương tự và sẽ được làm phẳng bằng bộ lọc tái cấu hình trước khi đưa vào sử dụng

Hình 95.1 Sơ đồ khối bộ xử lý tín hiệu cơ bản

Khi công nghệ thiết kế CMOS ngày càng phát triển, kích thước của cá transistor trở nên nhỏ hơn đi kèm theo tốc độ xử lý của các bộ xử lý tín hiệu số ngày càng cao với yêu cầu hiệu suất tín hiệu ngày càng tốt thì những ảnh hưởng của các ký sinh gây nhiễu và việc nâng cao tần số tín hiệu xử lý ngày càng được chú trọng hơn Việc tối

ưu hóa thiết kế nhiễu và loại bỏ các tụ ký sinh bên trong lõi vi mạch đối với những thiết kế số là khá phức tạp Chính vì vậy, những thiết kế dạng tương tự đang được chú trọng phát triển trở lại trong những năm gần đây, đặc biệt trong những ứng dụng đòi hỏi tốc độ cao Cũng theo trên, trong một hệ thống hoàn chỉnh thì việc tối ưu hiệu suất thiết kế thường rơi vào các thiết kế tương tự mà trong đó các vi mạch phổ biến nhất là bộ ADC và DAC Như vậy, việc thiết kế một vi mạch ADC là rất quan trọng trong quá trình xây dựng một hệ thống xử lý tín hiệu hoàn chỉnh

1.2 ADC và ứng dụng tốc độ cao

Trong những năm trở lại đây, các ứng dụng không dây, di động liên tục được phát triển khiến những bộ ADC với yêu cầu tốc độ cao nhằm mục đích mở rộng tầm ứng dụng, trở nên hết sức quan trọng trong những hệ thống xử lý tín hiệu phức tạp Một

ví dụ điển hình cho giả thuyết trên là hệ thống thu tín hiệu không dây với kiến trúc

cổ điển được cho như trong Hình 1.2 [1] Toàn bộ hệ thống được chuyển đổi xuống trung tần (IF) trong miền tín hiệu tương tự trong khi các bộ ADC được sử dụng để lấy mẫu tín hiệu ở băng thông nền Mặc dù kiến trúc thu nói trên cho phép lấy mẫu ở tần số thấp nhưng không còn phù hợp cho những ứng dụng hiện đại vì sự bùng nổ của xu hướng tích hợp vi mạch để giảm tối đa quá trình xử lý tín hiệu với những linh kiện ngoài chip như bộ lọc tần số ảnh Để giải quyết vấn đề này, kiến trúc số hóa trung tần được đưa ra như trong Hình 1.3 Theo đó, quá trình đổi tần từ cao tần (RF) xuống trung tần (IF) vẫn được xử lý trong miền tương tự, nhưng quá trình chuyển đổi

từ trung tần xuống băng thông nền được số hóa toàn bộ trong một vi mạch DSP Việc sử dụng những kỹ thuật tăng tốc độ lấy mẫu trong quá trình chuyển đổi trương tự -

số giúp cho việc lấy mẫu trực tiếp ở trung tần trở nên hoàn toàn khả dĩ Tần số lấy mẫu cũa bộ ADC lúc này được đặt bằng bốn lần tần số trung tâm IF nhằm mục tiêu đơn giản hóa kiến trúc số của bộ dao động nội và bộ chuyển tần từ IF xuống băng thông nền Mặc dù yêu cầu tốc độ lấy mẫu cao (khoảng trong tầm từ chục đến tram MHz [1]), nhưng nhiều chức năng khác trong miền xử lý tương tự đã được xử lý trong miền số khiến quá trình mở rộng khả năng tích hợp được dễ dàng, thuận lợi hơn

Lấy mẫu tại Baseband

LPF RFF

Lọc tần số ảnh (Off – chip)

Hình 1.2 Kiến trúc hệ thông thu siêu cao tần cổ điển

DPS

LO

RF xuống IF IF xuống Baseband Xử lý Baseband

Lấy mẫu tại 4*IF

LPF RFF

Lọc tần số ảnh (Off – chip)

Tiếp tục mở rộng ý tưởng, thiết kế mộ bộ ADC lấy mẫu trực tiếp ở cao tần là khả thi Lúc này, bộ ADC sẽ đặt ngay sau bộ khuếch đại nhiễu thấp (LNA) và lấy mẫu trực tiếp ở cao tần Đồng thời, toàn bộ quá trình xử lý trung tần sẽ được tích hợp trong một lõi DSP tốc độ cao Hình 1.4 mô tả một hệ thống với tên gọi là Software Radio ứng dụng thu nhận tín hiệu trong những vi mạch thu phát không dây trong trương lai Hiện tại, những ứng dụng này vẫn đang tiếp tục được nghiên cứu vì bộ ADC đòi hỏi tốc độ lấy mẫu cực cao (nằm trong tầm GHz)

Bên cạnh đó, các dao động ký số cũng yêu cầu những ADC có tốc độ cao Thiết

bị này bao độ một khối mạch xử lý điều kiện, mộ ADC tốc độ cao, một bộ nhớ đệm

và một hệ thống hiển thị cho như trong Hình 1.5 Rất nhiều các dao động ký số sử dụng kỹ thuật lấy mẫu thời hằng từ một mạch lấy mẫu tốc độ cao trong một khoảng thời gian nhỏ nhằm mục đích lấy mẫu những tín hiệu có băng thông nằm trong tầm GHz Mặt khác, xung clock lấy mẫu trong những mạch này có thể chậm nhằm lấy được vài tram triệu mẫu trong một giây Nhằm tránh xảy ra những hiện tượng chồng lấn và phân kỳ, những ADC thuộc dạng Nyquist được sử dụng trong trường hợp này Đồng thời, để nâng cao độ chính xác trong quá trình đo đạc, độ phân giải cao vào khoảng 10 – 12 bits cũng là một trong những yêu cầu quan trọng đối với các dao động

Những ADC tốc độ cao còn được ứng dụng trong các thiết bị hiển thị tinh thể lỏng (LCD) Không giống như hiển thị chiếu tia (CRT) các thiết bị dung LCD cần có một mạch lái tín hiệu số, trong khi nguồn của các video lại là dạng tín hiệu tương tự Như vậy, những ADCs được sử dụng để chuyển đổi tín hiệu hình ảnh ở dạng tương tự sang tín hiệu số ở dạng pixel để có thể điều khiển được như trong Hình 1.6 Tùy thuộc vào độ phân giải của LCD mà chuyển đổi này cần thỏa mãn quá trình lấy vẫu

từ vài chục triệu đến vài tram triệu mẫu với độ phân giải vào khoảng 8 – 12 bits

Hình 1.6 Sơ đồ khối cơ bản bộ lái của LCD

1.3 Tình hình nghiên cứu trong và ngoài nước

Vi mạch ADC đã được thế giới phát triển thiết kế từ các đây gần 43 năm Bắt đầu

từ vi mạch đầu tiên là thiết kế ADC nhanh của hãng Analog Devices vào thập niên

70 Từ đó đến nay các sản phẩm ADC trên thế giới đã phát triển rất nhanh chóng và chia làm nhiều kiến trúc khác nhau

1.3.1 Tổng quan các thiết kế bộ ADC mới nhất trên thế giới

Trong những năm gần đây, có rất nhiều những nghiên cứu về bộ chuyển đổi A/D trên thế giới, đa phần đều tập trung chủ yếu vào việc tăng tốc độ đáp ứng, tần số lấy

mẫu và độ phân giải Theo đó, có khá nhiều các kiến trúc ADC áp dụng những kỹ thuật mới nhằm mục đích giải quyết những vấn đề nêu trên được các nhà nghiên cứu đưa ra và phát triển Đến thời điểm hiện tại dường như các kiến trúc đều tập trung vào nâng cao tốc độ lấy mẫu và số bit phân giải của các bộ ADC Kiến trúc pipelined và SAR được sử dụng phổ biến hơn cả trong các thiết kế Tác giả Sai và Chandramani [2] đưa ra mô hình MATLAB cấu hình pipeline 12-bits 4 tầng sử dụng cấu trúc so sánh nhanh 3-bits lấy mẫu với tần số 4 GS/s ứng dụng kĩ thuật rời rạc hóa dành cho

bộ truyền tín hiệu 60GHz Song song với thiết kế trên nhóm tác giả Satterberg [3] xây dựng thiết kế pipelined cho phép độ phân giải 14-bits và hoạt động với tốc độ 2.5GS/s, kiến trúc này cho tỉ số SFDR khá cao vào khoảng 78dB Đối với các thiết

kế bộ SAR ADC lại tập trung nâng cao độ phân giải tác giả Kapusta [4] đưa ra cấu hình SAR 14-bits 80 MS/s tỉ số tín hiệu trên nhiễu đạt 73.6dB và công suất 31.1mW Tương tự như trên, nhóm tác giả Janssen, Doris và Murroni [5] lại tập trung vào nâng cao tốc độ hoạt động bằng kĩ thuật rời rạc hóa thời gian cho ra cấu hình SAR 11-bits hoạt động với tốc độ 3.6GS/s trên nền công nghệ 65nm

Các kĩ thuật mới cũng được áp dụng vào các thiết kế cổ điển trong đó nổi bật là kĩ thuật rời rạc hóa thời gian cho phép nâng cao tốc độ hoạt động của các bộ ADC Tác giả Satterberg [3] đã sử dụng 8 đường chuyển đổi để đưa tốc độ hoạt động của

bộ ADC lên 2.5 GS/s mà vẫn đảm bảo số bit phân giải đạt 14bits Bên cạnh đó, việc ứng dụng cấu hình Hybrid vào các thiết kế trong bộ chuyển đổi cho phép nâng cao

độ phân giải của các bộ chuyển đổi Hiện tại cấu hình Hybrid được ứng dụng khá nhiều vào các thiết kế mới Tuy nhiên, với xu hướng tích hợp các kiến trúc tác giả Chun C Lee và Michael P.Flynn[6] đưa ra cấu hình SAR kết hợp mắc pipeline hai tầng để giải quyết một trong các vấn đề của các bộ Pipeline ADC là diện tích của các thiết kế Bộ SAR-Pipelined có diện tích 0.16mm2 và độ phân giải 12 Bits Bên cạnh

đó, tác giả S Ren và J Emmert [7] cũng đưa ra cấu hình SAP ( SAR-Pipelined) hoạt động với tần số rất cao đạt 375 MHz Về mặt nguyên lý thiết kế bộ SAP có thể giải quyết được hai nhược điểm của hai bộ SAR và bộ Pipeline là tần số hoạt động thấp

và diện tích các thiết kế khá lớn

Ngoài các thiết kế theo cấu trúc SAR và Pipeline thì các thiết kế khác cũng được phát triển Bộ chuyển đổi A/D nhanh 8 bits được giới thiệu bởi nhóm tác giả Willy Sansen[8] có thể hoạt động trong vùng nhiệt độ thấp từ 4.2K đến 300k Bộ flash ADC này được thiết kế trên nền công nghệ CMOS chuẩn 0.7um và được dành cho ứng dụng chuyên biệt Số bit phân giải cao là việc thiết kế rất khó tối ưu trong cấu trúc flash, tuy nhiên, bô ADC trên ứng dụng công nghê cryogenic cho hoạt động rất chính xác Bên cạnh đó, các thiết kế trong phân vùng tần số thấp ứng dụng cấu trúc Σ-Δ cũng được quan tâm rất nhiều Tác giả Omid Rajaee [9] giới thiệu cấu hình điều chế Hybrid Σ-Δ Pipelined cho phép nâng cao độ phân giải với điều chế Σ-Δ và tái phân phối lượng tử với cấu hình pipelined kết quả đạt được giảm tối đa các nhiễu trong quá trình chuyển đổi đồng thời nâng cao độ lợi chuyển đổi và tốc độ đáp ứng của ADC Từ đó, công suất tiêu tốn rất nhỏ và ổn định

1.3.2 Tổng quan các thiết kế bộ ADC trong nước

Các thiết kế về vi mạch, lõi chip đặc biệt là các thiết kế theo hước Back-End vẫn còn khá mới đối với nền công nghiệp Việt Nam Tuy nhiên, trong những năm trở lại đây, việc chú trọng đầu tư và phát triển công nghệ thiết kế vi mạch đã và đang được chú trọng hơn rất nhiều Theo đó, những thiết kế về bộ ADC cũng đã được tập trung phát triển nhằm đáp ứng những nhu cầu thiết yếu của công nghệ mới

Tác giả Hồ Quang Tây [10] là người đi tiên phong trong quá trình thiết kế ADC của Việt Nam với sản phẩm thiết kế là bộ ADC 8-bit được thực hiện theo phương pháp Pipeline dành cho ứng dụng xử lý tín hiệu số Tại thời điểm đưa ra thiết kế với tốc độ lấy mẫu là 50MPs đồng thời ứng dụng kiến trúc 1.5 bit/tầng cho phép lấy mẫu với tín hiệu đưa vào là 4MHz Các thiết kế dựa trên nền công nghệ 250nm của hãng UMC cho hoạt động tương đối ổn định Về mặt thiết kế tuy còn nhiều hạn chế nhưng đã tạo được bước khởi đầu cho quá trình nghiên cứu và phát triển sau này

Tiếp tục việc phát triển bộ ADC Pipeline được tiếp tục thực hiện tại trường Đại học Bách Khoa thành phố Hồ Chí Minh và đưa ra thiết kế bộ Pipeline ADC 12 bit

Ngoài ra, một thiết kế theo phương pháp Delta-Sigma cũng đã được đưa ra tại trường Đại Học Khoa Học Tự Nhiên vào năm 2011

1.4 Mục tiêu của đề tài

1.4.1 Mục tiêu tổng quát

Với mục tiêu nghiên cứu và thiết kế một bộ ADC dành cho những ứng dụng tốc

độ cao Luân văn thực hiện đề tài Thiết Kế Vi Mạch Chuyển Đổi A/D dạng lai Pipelined SAR, Xử Lý Tốc Độ Cao Trên Công Nghệ CMOS Những thiết kế đã

có trong những năm trở lại đây hầu hết đều tập trung vào thu thập dữ liệu với các thiết kế theo phương pháp xấp xỉ gần đúng liên tiếp (SAR), tăng tốc độ với kỹ thuật đường ống (pipelined) và xử lý âm thanh, tiếng nói đối với những thiết kế theo kiến trúc điều chế Delta-Sigma Tuy nhiên, trong nước vẫn chưa có đề tài nào nghiên cứu

và phát triển bộ ADC dành cho những ứng dụng đòi hỏi tốc độ cao như các bộ thu phát không dây hoặc xử lý hình ảnh Chính vì vậy, luận văn thực hiện nghiên cứu và thiết kế bộ ADC theo phương pháp lai Pipelined SAR (còn gọi là bộ SAP ADC) có thể so sánh được với những thiết kế đi trước và phát triển thêm về mở rộng độ phân giải cho bộ ADC

1.4.2 Mục tiêu cụ thể

Hiện nay, tốc độ của các bộ ADC vẫn tiếp tục được nghiên cứu và cải thiện Các kỹ thuật mới không những giúp tăng tốc độ đáp ứng mà còn giảm công suất tiêu thụ liên tục được phát triển và giới thiệu, nổi bật là xu hướng thiết kế kiến trúc lai với khả năng đạt được đồng thời ưu điểm của nhiều kiến trúc Đề tài luận văn xoay quanh quá trình thiết kế bộ ADC từ mô hình toán học và quá trình tối ưu tăng tốc độ cũng như

độ phân giải và công suất Theo đó, mục tiêu cụ thể của đề tài bao gồm:

 Xây dựng kiến trúc, mô hình toán học bộ Pipelined SAR ADC và tối ưu kiến trúc bằng các kỹ thuật tăng tốc độ, tăng độ phân giải

 Xây dựng mô hình verilog A cho bộ Pipelined SAR ADC để đưa ra đặc tả kỹ thuật chi tiết cho từng khối mạch nội

 Xây dựng sơ đồ nguyên lý mức Transistor trên công nghệ CMOS cho bộ Pipelined SAR ADC từ mô hình hoạt động lý tưởng dựa trên ngôn ngữ Verilog A; Thực hiện tối ưu kích thước đối với những khối mạch đơn vị trong thiết kế mạch Pipelined SAR ADC

 Xây dựng thiết kế ở mức vật lý cho bộ Pipelined SAR ADC với luật thiết

kế theo quy trình CMOS 45nm, tối ưu diện tích thiết kế từ quy trình tối ưu kích thước của các linh kiện CMOS, tụ điện, điện trở

 Thực hiện mô phỏng đánh hoạt động của ADC với đáp ứng theo thời gian Đồng thởi đo các thông số thể hiện tính chất và đặc tả kỹ thuật của bộ ADC nhằm mục tiêu so sánh với những kiến trúc hiện tại

1.4.3 Nhiệm vụ của đề tài

Nhiệm vụ của luận văn được xây dựng dựa trên việc thiết kế vi mạch theo phương pháp Front-end và Back-end Bằng việc sử dụng giải thuật thiết kế chip theo phương pháp full-custom Luận Văn thực hiện xây dựng thiết kế bộ ADC xấp xỉ gần đúng liên tiếp bao gồm các bước thiết kế được mô tả như trong sơ đồ giải thuật Hình 1.7 Tại bước đầu tiên ta thực thiện xác định tín hiệu đầu vào và đầu ra của IC cần thiết kế Trong đó bao gồm việc ta phải xây dựng được bảng specifications ban đầu trong quá trình thiết kế Khi đã có được những thông số cơ bản ban đầu này để thực hiện tính toán các thông số tĩnh cho IC cần thiết kế Trong giải thuật còn gọi đây là bước Hand Calculation

Tuy nhiên, việc tính toán bằng tay thường tốn khá nhiều thời gian, do đó, ta sử dụng công cụ Matlab để viết các chương trình mô phỏng đưa ra những thông số cơ bản lý tưởng để từ đó xây dựng mô hình hoạt động lý tưởng cho mạch cần thiết kế Trong đề tài này, luận văn sử dụng một phương pháp mô hình hóa mới dựa trên ngôn ngữ VerilogA (Verilog Analog) đề xây dựng mô hình bộ ADC lý tưởng Phương pháp sử dụng VerilogA cho phép tiết kiệm về mặt thời gian mô phỏng đồng thời gần với quá trình thiết kế vi mạch hơn so với những công cụ khác Bên cạnh đó, việc sử dụng

mô hình lý tưởng xây dựng trên ngôn ngữ này cũng giúp cho quá trình tối ưu kiến trúc của bộ ADC được dễ dàng hơn

Trong quá trình thực hiện mô phỏng, kiểm tra các kết quả của từng khối nhỏ và

so sánh chúng với các thông số tính toán lý tưởng mà ta đã xác định ban đầu Khi các kết quả đã khớp tương đối, thực hiện vẽ layout cho từng khối Tùy thuộc vào công nghê sử dụng trong quá trình thiết kế mà có những niêm luật cụ thể trong quá trình layout Tuy nhiên, vẫn có những niêm luật được quy định là cơ bản mà ta buộc phải tuân theo trong quá trình vẽ đối với từng lớp thiết kế Một trong những bước hết sức quan trọng trong quá trình thiết kế là kiểm tra DRC và LVS hay còn gọi là bước xuất các ký sinh trong thiết kế vật lý Ở bước này, ta thực hiện mô phỏng dưới sự tác động của những nhiễu ký sinh do tụ và các điện trở phát sinh trong quá trình vẽ layout từ

đó ta thực hiện tối ưu các thông số thiết kế sao cho chính xác Đối với từng vị trí của CMOS trong quá trình thực hiện layout sẽ cho ra những ký sinh khác nhau do vậy các kết quả sẽ dẫn đến sự sai lệch Từ đó, phải lựa chọn những vị trí thiết kế sao cho thích hợp đế đáp ứng nhu cầu đưa ra trong thiết kế ban đầu với mục tiêu tối ưu hóa diện tích và công suất hoạt động của IC

Bước cuối cùng trong quá trình thiết kế là tap-out hay còn gọi là bước chế tạo, các IC sẽ được đưa đi sản suất lần đầu và mang về kiểm tra lại các kết quả Việc kiểm tra các thiết kế được diễn ra trong phòng sạch và đo đạc bằng các thiết bị chuyên dụng để cho ra kết quả cuối cùng Kết quả này được đem so sánh với specification đã đưa ra ban đầu Nếu các kết quả phù hợp thì IC sẽ được đưa vào sản xuất thành sản phẩm và tiêu thụ trên thị trường Thông thường, quá trình chế tạo và kiểm tra mất khá nhiều thời gian vì đối với từng IC cụ thể yêu cầu cần thiết kế một mạch PCB riêng biệt trong quá trình kiểm ra sản phẩm Do giới hạn về mặt thời gian cũng như giới hạn về các thư viện thiết kế và giá thành sản xuất chip rất cao nên Luận Văn chỉ dừng lại ở bước mô phỏng các thiết kế chứ không kiểm tra trên chip sản xuất

Choose Architecture and Allocated Buget

Malab Simulation

Optimized Model

Optimized Transistor Sizes

Optimized Transistor Sizes

Schematic Design

Circuit Simulation

DRC; LVS

Optimized Dimension;

DRC; LVS

Optimized Dimension;

DRC; LVS

Full Chip Layout

Check DRC &

LVS

Parasitic Extraction

Post-Layout Simulation

Spec.Meet?

Fabrication Floor Plan

Tap-out

Architecture Development

Front – end Design

Back – end Design

Fabritation

Hình 1.7 Lưu đồ thiết kế và tối ưu IC Analog theo phương pháp đặc chế hoàn toàn (Full-Custom Design)

CHƯƠNG 2: TỒNG QUAN CHUYỂN ĐỐI A/D TỐC ĐỘ CAO

Chương này sẽ trình bày tổng quan lý thuyết về bộ chuyển đổi A/D Đầu tiên, giới thiệu quy trình các bước chuyển đổi A/D, các thông số đặc tả kỹ thuật của một bộ chuyển đổi ADC cơ bản Các thông số đặc tả kỹ thuật này được chia thành hai dạng bao gồm các thông số tĩnh và thông số động Tiếp theo, luận văn thực hiện khảo sát những nghiên cứu về ADC trong 5 năm trở lại đây nhằm phân loại các kiến trúc ADC theo miền ứng dụng để có một cái nhìn tổng quan về xu hướng thiết kế những ADC hiện đại Từ khảo sát này, đặc tả kỹ thuật cũng như kiến trúc ADC khả thi sẽ được lựa chọn để xây dựng mô hình hoạt động lý tưởng trong chương 3

2.1 Cơ bản về chuyển đổi A/D

Tín hiệu Số

Lấy mẫu Số

(4) (3)

Hình 2-1 Sơ đồ phân lớp quy trình chuyển đổi A/D

Chuyển đổi A/D là quy trình chuyển đổi tín hiệu ở dạng tương tự liên tục trở thành tín hiệu số ở dạng chuỗi bit rời rạc Quá trình chuyển đổi này chỉ có thể thực hiện được khi đảm bảo trải qua hai bước chuyển đổi bao gồm: Lấy mẫu và Lượng tử hóa Tùy thuộc vào việc sắp sếp thứ tự các bước chuyển đổi, người ta chia ra thành hai lớp bao gồm: Chuyển đổi A/D lấy mẫu tương tự và Chuyển đổi A/D lấy mẫu số có thể được biễu diễn như sơ đồ phân lớp trong Hình 2-1 Theo đó, đối với quy trình lấy mẫu

số, tín hiệu f A (t) (có đáp ứng theo thời gian cho như trong đồ thị (1)) sẽ được số hóa

thành f Q (t)(3) với hàm truyền lượng tử hóa Q, trước khi đưa qua bộ lấy mẫu số SD để thực hiện quá trình lấy mẫu số Phương trình chuyển đổi được cho như (2.1)

𝑓𝐷1(𝑡) = 𝑆𝐷{𝑓𝑄(𝑡)} = 𝑆𝐷{𝑄{𝑓𝐴(𝑡)}} = 𝑄{𝑓𝐴(𝑡)} × ∑ 𝛿(𝑡 − 𝑛𝑇)

∞

𝑛=−∞

(2.1)

Mặt khác, đối với quá trình lấy mẫu tương tự, tín hiệu đầu vào f A (t) sẽ được rời

rạc hóa thông qua bộ lấy mẫu tương tự theo thời gian SA trở thành tín hiệu f S (t) (2),

tiếp theo, được đưa qua bộ lượng tử hóa mức Q để chuyển đổi thành tín hiệu dạng số

f D (t) (4) Theo đó, phương trình chuyển đổi được biễu diễn theo hàm (2.2)

dụng những cấu trúc khuếch đại thuật toán đáp ứng tốc độ cao tương đối phức tạp Tuy nhiên, phương pháp này lại cho khả năng tăng tốc độ tốt và khả năng mở rộng

số bit dễ dàng thực hiện với nhiều kỹ thuật bổ trợ

2.2 Tổng quan quy trình lấy mẫu

2.2.1 Tần số Nyquist

Một trong những lý thuyết quan trọng nhất của quá trình lấy mẫu chuyển đổi A/D là Định Lý Nyquist Định luật này dựa trên định nghĩa về tần số chuyển đổi Nyquist Theo định nghĩa này, tầm tần số trong khoảng từ không đến nữa tần số xung lấy mẫu

(f S /2) theo thời gian được dùng để xác định vùng Nyquist thứ nhất và tầm tần số trong

khoảng từ nửa tần số xung lấy mẫu (f S /2) đến toàn xung lấy mẫu (f S ) xác định vùng

Nyquist thứ 2, được biễu diễn như trong Hình 2-2

f in Dư ảnh Dư ảnh Dư ảnh Dư ảnh

Dư ảnh Dư ảnh Dư ảnh

f in

Dư ảnh

Miền 1 st Miền 2 nd Miền 3 rd Miền 4 th

Hình 2-2 Mối quan hệ giữa tần số tín hiệu và tần số ảnh Theo đó, miền Nyquist thứ i th có thể được cho như trong (2.3)

(𝑖 − 1)𝑓𝑆

2 < 𝑀𝑖ề𝑛 𝑁𝑦𝑞𝑢𝑖𝑠𝑡 𝑖𝑡ℎ <

𝑖𝑓𝑆

Từ miền Nyquist này, các phương pháp lấy mẫu được phân loại bao gồm: Lấy

mẫu Quá mẫu (Oversampling) , lấy mẫu Dưới mẫu (Undersampling), lấy mẫu

Nyquist (Nyquist Sampling) Các phương pháp lấy mẫu này được biểu diễn bởi dạng

sóng Sine cho như trong Hình 2-3

t

Dưới Mẫu Quá Mẫu

gian với ba chu kỳ lấy mẫu khác nhau bao gồm T S1 , T S2 và T S3 Chu kỳ lấy mẫu T S2

bằng đúng hai lần chu kỳ song sin f in (t) Như vậy song sine sẽ được lấy mẫu mỗi nửa

chu kỳ song và được biểu diễn dưới dạng dấu chấm trong hình T S1 và T S3 được chọn

sao cho ngắn hơn hoặc dài hơn T S2 Theo đó, mối qua hệ về tần số lấy mẫu với tần số song sine được viết như sau:

Trong trường hợp thứ hai, thời gian lấy mẫu TS3 được lấy dài hơn so với chu kỳ lấy mẫu ngưỡng theo Nyquist Tần số lấy mẫu lúc này nhỏ hơn tần số lấy mẫu ngưỡng Nyquist Quá trình lấy mẫu này được gọi là lấy mẫu quá mẫu (oversampling) thường

được sử dụng trong các bộ ADC phân giải tiếng nói, âm thanh với tần số thấp hoặc lấy mẫu ở băng nền (baseband)

Trong trường hợp cuối cùng, chu kỳ lấy mẫu TS1 nhỏ hơn chu kỳ lấy mẫu ngưỡng Nyquist Tần số lấy mẫu lúc này lớn hơn tần số lấy mẫu Nyquist và lớn hơn hai lần

tần số tín hiệu ngõ vào f in Quá trình lấy mẫu này được gọi là lấy mẫu dưới mẫu

(undersampling) được sử dụng trong các bộ ADC lấy mẫu trực tiếp ở trung tần (IF Direct), lấy mẫu dải thông (bandpass) hoặc lấy mẫu hài (harmonic) [10]

2.2.2 Chồng lấn tín hiệu

Như chỉ ra trong Hình 2-2, bên cạnh những tín hiệu lấy mẫu chính còn có những

thành phần ẩn được gọi là tín hiệu chồng lấn (tín hiệu ảnh) so với tín hiệu gốc f in Tín

hiệu chồng lấn này xuất hiện theo mỗi bước của tần số lấy mẫu fS Tần số chồng lấn

có thể được biểu diễn dưới dạng:

Để tránh chồng lấn phổ, có thể sử dụng bộ lọc chống chồng lấn, tuy nhiên, phương

pháp này chỉ thích hợp đối với quá trình lấy mẫu ở băng thông nền Đối với quá trình lấy mẫu hài hay trung tần (tần số cao), để trành chồng lấn phổ tín hiệu, tần số lấy mẫu được lấy như sau:

2.3 Tổng quan quy trình lượng tử

2.3.1 Sai số lượng tử

Sai số lượng tử là một sai số tất yếu trong quá trình chuyển đổi A/D Sai số này không thể sửa được, chỉ có thể giảm hoặc tránh sai số này [11] Hình 2-4 biểu diển hàm chuyển đổi với sai số lượng tử của một bộ ADC phân giải 3-bit

Tín Hiệu Tương Tự Ngõ Vào

111 111 110 101 100 011 010 001

Hình 2-4 Đường chuyển đổi lý tưởng của bộ ADC 3-Bit

Sự khác nhau giữa đường chuyển đổi lý tưởng và đường biểu diễn giá trị ngõ vào được xác định bằng D – A và được định nghĩa là sai số lượng tử của chuyển đổi A/D Sai số lượng tử nay trải trên toàn miền tần số của tín hiệu và có dạng tương tự như một tín hiệu ngẫu nhiên khi thực hiện phân tích DFT đối với tín hiệu ngõ ra Theo đó, sai số lượng tử này còn được gọi là nhiễu lượng tử xét về lý thuyết Theo như Hình 2-4 nhiễu lượng tử có thể xác định bởi:

2𝐿𝑆𝐵 ≤ 𝜖 ≤

1

2.3.2 Đánh giá sai số lượng tử

Để đánh giá nhiễu lượng tử, phương pháp bình phương cực tiểu được sử dụng vì phương pháp này cho phép tính toán giá trị của nhiễu mà không phải loại bỏ giá trị chuẩn hóa Nhiễu lượng tử được xác định bởi:

𝐿𝑆𝐵 ∫ 𝜖2𝑑𝜖

1 2

⁄

−1 2

2.4 Các thông số đánh giá bộ ADC

Để đánh giá hoạt động của bộ ADC cũng như so sánh hiệu năng giữa các bộ ADC với nhau, ngoài các thông số cơ bản như điện áp cấp nguồn, công suất tiêu tốn; còn

có các thông số đặc trưng cho quá trình chuyển đổi, khả năng khôi phục tín hiệu sau khi chuyển đổi, ảnh hưởng của nhiễu lên tín hiệu trong khi chuyển đổi Việc hiểu rõ các thông số đánh giá là rất quan trọng trong việc thiết kế bộ ADC, dựa vào cách thông số trên người ta có thể đưa ra các phương pháp để hạn chế những sai số cho bộ chuyển đổi

2.4.1 Các thông số tĩnh

Độ chính xác trong quá trình chuyển đổi của bộ ADC được đặc trưng bởi thông

số tĩnh, dựa trên mỗi mã code khi đã chuyển đổi và tín hiệu khôi phục được từ mã code trên người ta có thể tính toán các thông số tĩnh

2.4.1.1 Sai số offset và độ lợi

Sai số offset của bộ chuyển đổi cho biết sự khác nhau giữa điểm chuyển tiếp mã đầu tiên so với trường hợp lý tưởng

Hình 3-5: Sai số offset của bộ chuyển đổi A/D

Sai số toàn tầm của bộ chuyển đổi cho biết sự khác nhau giữa điểm chuyển tiếp

mã cuối so với trường hợp lý tưởng Sai số offset của bộ ADC cụ thể là do sai sót của

bộ lấy mẫu, sai số gây ra bởi DAC hoặc do bộ so sánh hoạt động sai gây ra sai lệch bit dẫn đến không đúng mã code khi chuyển đổi.[11]

Hình 2-6: Sai số toàn tầm của bộ chuyển đổi A/D

Dựa vào hình trên có thể tính sai số khuếch đại dựa trên sai số toàn tầm và sai số offset

𝑉𝑓𝑢𝑙𝑙𝑠𝑐𝑎𝑙𝑒 − 1𝐿𝑆𝐵− 1) ∗ 100

(2.14)

Hình 2-7: Sai số offset và sai số fullscale trong chuyển đổi A/D

Đối với hình trên vừa có sai số offset và sai số fullscale, khi đó:

𝐺𝑎𝑖𝑛 𝑒𝑟𝑟𝑜𝑟 = (𝑉111 − 0.75𝐿𝑆𝐵

𝑉𝑓𝑢𝑙𝑙𝑠𝑐𝑎𝑙𝑒− 1𝐿𝑆𝐵 − 1) ∗ 100

(2.16)

2.4.1.2 Sai số phi tuyến vi sai DNL

Sai số phi tuyến DNL được đo dựa trên sự khác nhau giữa độ dài của 1LSB lý tưởng so với độ dài thực tế của bộ chuyển đổi Hình 2-8 chỉ ra có 2 sai lệch của

chuyển đổi ở mã số 1 (001) độ dài nhỏ hơn 0.5LSB so với trường hợp lý tưởng Tương tự ở mã số 4 độ dài của mã là 0.25LSB Dựa trên độ dài mã ta có thể tính DNL

2.4.1.3 Sai số phi tuyến tích sai INL

Sai số phi tuyến thể hiện sự khác nhau giữa điểm chuyển tiếp mã thực tế so với trường hợp lý tưởng Thông số ghi trên datasheet của bộ chuyển đổi A/D chính là INLmax sai số lớn nhất giữa đường chuyển đổi lý tưởng và đường chuyển đổi thực của bộ ADC