Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng sigma delta trong chip thu phát tín hiệu sub ghz

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA TRẦN NHẬT HOÀI BẢO NGHIÊN CỨU VÀ THIẾT KẾ VI MẠCH CHUYỂN ĐỔI TÍN HIỆU TƯƠNG TỰ SANG SỐ DẠNG SIGMA DELTA TRONG CHIP THU P

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH

TRƯỜNG ĐẠI HỌC BÁCH KHOA

TRẦN NHẬT HOÀI BẢO

NGHIÊN CỨU VÀ THIẾT KẾ VI MẠCH CHUYỂN ĐỔI TÍN HIỆU TƯƠNG TỰ SANG SỐ DẠNG SIGMA DELTA TRONG CHIP THU PHÁT TÍN HIỆU SUB-GHZ

Chuyên ngành: KỸ THUẬT VIỄN THÔNG

LUẬN VĂN THẠC SĨ

TP HỒ CHÍ MINH, tháng 06 năm 2019

Cán bộ hướng dẫn khoa học: TS Huỳnh Phú Minh Cường

Cán bộ chấm nhận xét 1:

Cán bộ chấm nhận xét 2:

Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG TP.HCM vào ngày 17 tháng 07 năm 2019 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: 1 PGS TS Đỗ Hồng Tuấn (Chủ tịch)

2 PGS TS Hà Hoàng Kha (Thư ký)

3 GS TS Lê Tiến Thường (Phản biện 1)

4 TS Mai Linh (Phản biện 2)

5 PGS TS Phạm Hồng Liên (Ủy viên) Xác nhận của Chủ tịch Hội đồng đánh giá luận văn thạc sĩ và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)

CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ

TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc lập – Tự do – Hạnh phúc

- - - -

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Họ tên học viên: TRẦN NHẬT HOÀI BẢO MSHV: 1770066

Ngày, tháng, năm sinh: 12/04/1993 Nơi sinh: Thừa Thiên Huế Chuyên ngành: Kỹ thuật Viễn Thông Mã số: 60520208

I TÊN ĐỀ TÀI: NGHIÊN CỨU VÀ THIẾT KẾ VI MẠCH CHUYỂN ĐỔI TÍN HIỆU

TƯƠNG TỰ SANG SỐ DẠNG SIGMA DELTA TRONG CHIP THU PHÁT TÍN HIỆU

SUB-GHZ

II NHIỆM VỤ VÀ NỘI DUNG:

 Tìm hiểu tổng quan khối chuyển đổi tín hiệu tương tự sang số (ADC) ứng dụng trong chip thu phát tín hiệu Sub-GHz

 Nghiên cứu và đề xuất cấu trúc khối sigma delta ADC (bao gồm mạch điều chế sigma delta và mạch lọc giảm mẫu dạng số)

 Thiết kế sơ đồ nguyên lý và layout khối sigma delta ADC có độ phân giải 12 bit Kết quả đạt được: Bản layout và kết quả mô phỏng sau layout khối sigma delta ADC (yêu cầu độ phân giải 12 bit, tỷ số bit hiệu dụng lớn hơn 11.5 bit và SNR lớn hơn 71 dB)

II Ngày giao nhiệm vụ: 15/01/2018

III Ngày hoàn thành nhiệm vụ: 24/06/2019

IV Cán bộ hướng dẫn: TS HUỲNH PHÚ MINH CƯỜNG

TP.HCM, ngày 24 tháng 06 năm 2019

CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO

TS Huỳnh Phú Minh Cường PGS TS Hà Hoàng Kha

TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ

PGS TS Đỗ Hồng Tuấn

Với lòng biết ơn sâu sắc của mình, em xin chân thành cảm ơn Thầy TS Huỳnh Phú Minh Cường đã hướng dẫn và giúp đỡ em trong quá trình học tập, nghiên cứu và thực hiện luận văn

Em xin chân thành cảm ơn quý Thầy Cô trong bộ môn Viễn Thông trường Đại học BáchKhoa Hồ Chí Minh đã nhiệt tình giảng dạy và truyền đạt kiến thức quý báu để

em có thểhoàn thành tốt các môn học trong chương trình đào tạo.

Em xin cảm ơn sự giúp đỡ của các anh trong phòng thí nghiệm RFICS đã chia sẻ kinh nghiệm và động viên, khích lệ để em có thể hoàn thành luận văn này

Cảm ơn gia đình và những người bạn luôn sát cánh và đồng hành cùng tôi trong suốt khoảng thờigian học tập và nghiên cứu vừa qua

Tp Hồ Chí Minh, ngày 24 tháng 06 năm 2019 Học viên thực hiện

Trần Nhật Hoài Bảo

Trong cấu trúc chip thu phát tín hiệu Sub-GHz dự kiến thực hiện, khối chuyển đổi tín hiệu tương tự sang số có nhiệm vụ là chuyển đổi tín hiệu tương tự trung tần thành tín hiệu số Khối ADC dạng sigma delta được sử dụng trong các hệ thống thu phát tín hiệu do có độ phân giải và độ chính xác cao bên cạnh hiệu suất chuyển đổi năng lượng tốt

Trong đề tài này, khối chuyển đổi ADC dạng sigma delta được thiết kế với độ phân giải tuyệt đối 12 bit Tín hiệu vi sai ngõ vào ADC có tần số trung tâm là 500 KHz và băng thông yêu cầu là 500 KHz Biên độ tín hiệu vi sai lớn nhất là 750 mV Khối ADC đã thiết kế bao gồm mạch điều chế sigma delta bậc 3 – 1 bit lượng tử và mạch lọc giảm mẫu

Mạch điều chế sử dụng điện áp 3.3 V và tiêu thụ công suất là 33 mW Mạch điều chế đạt tỷ số bit hiệu dụng là 12.12 bit, tỷ số tín hiệu trên nhiễu đạt 74.76 dB và năng lượng chuyển đổi bit xấp xỉ 77.23 fJ/conv

Mạch lọc giảm mẫu là thiết kế vi mạch số sử dụng điện áp 1.2 V và tiêu thụ công suất nhỏ hơn 0.1 mW Mạch lọc giảm mẫu có tần số cắt 750 KHz, độ suy hao ngoài băng lớn hơn 60 dB và độ gợn sóng nhỏ hơn 0.5 dB Tốc độ dữ liệu ngõ ra khối ADC

có thể điều chỉnh 6 Msps hoặc 12 Msps

Khối sigma delta ADC được thiết kế theo quy trình thiết kế vi mạch tương tự - số

sử dụng các phần mềm thiết kế của Cadence và Synopsys, dựa trên công nghệ CMOS 130nm với diện tích 700um x 550um

In the Sub-GHz transceiver, the Analog to Digital Converter (ADC) is responsible for converting the analog signal to a digital signal The sigma-delta ADC is often used

in signal transceiver systems due to high resolution, high accuracy, and high energy efficiency

The thesis presents a sigma delta ADC with a 12-bit resolution The ADC converts the differential input signal with a maximum amplitude of 750 mV into digital data The input signal has an intermediate frequency of 500 KHz with 500 KHz bandwidth The sigma delta ADC consists of two main blocks: 3rd order 1-bit sigma-delta modulator (analog domain) and the decimation filter (digital domain)

The sigma delta modulator employs an oversampling ratio of 64 with a clock rate

of 96 MHz and achieves an effective number of bits (ENOB) of 12.12 bit or a signal

to noise ratio (SNR) of 74.76 dB Supplied from a standard 3.3 V power supply, the modulator consumes a total power consumption of approximate 33 mW This results

in a figure of merit (FoM) of about 77.23 fJ per conversion

The digital decimation filter was implemented using standard cells in a 130 nm CMOS technology and consumes lower 0.1 mW power from the 1.2 V supply The digital filter achieves a cut-off frequency of 750 KHz, and provides higher than 60

dB of attenuation in the stop band The digital decimation filter can decimate the high rate modulator output (96 MHz) to provide output data at a 12 Msps or 6 Msps sample rate

The sigma-delta ADC is implemented by using Cadence and Synopsys tools in

130 nm CMOS technology and occupies an active area of 700um x 550um

Tôi xin cam đoan rằng luận văn này là sản phẩm do chính bản thân tôi thực hiện, không có sự chỉnh sửa hay sao chép kết quả trong bất kỳ tài liệu hay bài báo nào đã công bố trước đây Tôi xin hoàn toàn chịu trách nhiệm với những lời cam đoan nói trên

Tp Hồ Chí Minh, ngày 24 tháng 06 năm 2019

Học viên thực hiện

Trần Nhật Hoài Bảo

LỜI CẢM ƠN i

TÓM TẮT ĐỀ TÀI ii

ABSTRACT iii

LỜI CAM ĐOAN iv

DANH MỤC HÌNH VẼ ix

DANH MỤC BẢNG BIỂU xiii

DANH MỤC VIẾT TẮT xv

DANH MỤC KÝ HIỆU xvi

CHƯƠNG 1 GIỚI THIỆU ĐỀ TÀI 1

1.1 Tính cấp thiết của luận văn 1

1.2 Mục tiêu của luận văn 3

1.3 Nhiệm vụ của luận văn 3

1.4 Phương pháp nghiên cứu 4

1.5 Tình hình nghiên cứu trong và ngoài nước 4

1.6 Đóng góp của luận văn 6

1.7 Bố cục của luận văn 6

CHƯƠNG 2 NGHIÊN CỨU KHỐI CHUYỂN ĐỔI TÍN HIỆU TƯƠNG TỰ - SỐ DẠNG ΣΔ 8

2.1 Khảo sát các dạng mạch chuyển đổi tín hiệu tương tự - số 8

2.1.1 Giới thiệu chung về ADC 8

2.1.1.1 Flash ADC 9

2.1.1.2 SAR ADC 10

2.1.1.3 Pipelined ADC 10

2.1.1.4 ΣΔ ADC 11

2.1.2 Các thông số cơ bản của mạch chuyển đổi tín hiệu tương tự - số 11

2.1.3 Biểu đồ so sánh thông số của các dạng ADC 12

2.2 Mạch chuyển đổi tín hiệu tương tự sang số dạng ΣΔ – ΣΔ ADC 15

2.2.1 ADC sử dụng tần số lấy mẫu bằng tần số Nyquist 15

2.2.2 Phương pháp quá lấy mẫu và định dạng nhiễu trong ΣΔ ADC 17

2.2.2.1 Phương pháp quá lấy mẫu 18

2.2.2.2 Phương pháp quá lấy mẫu kết hợp định dạng nhiễu trong ΣΔ ADC 19

2.3 Một số nghiên cứu vi mạch chuyển đổi tín hiệu tương tự - số dạng ΣΔ 21

2.3.1 Nghiên cứu mạch ΣΔ ADC 12 bit của nhóm tác giả Gerhard Mitteregger

21

2.3.2 Nghiên cứu mạch ΣΔ ADC 12 bit của tác giả M.Straayer và M.Perott 22

2.3.3 Thống kê các nghiên cứu và sản phẩm thương mại 23

2.4 Tổng kết chương 24

CHƯƠNG 3 ĐỀ XUẤT CẤU TRÚC MẠCH ΣΔ ADC 25

3.1 Đề xuất thiết kế mạch điều chế ΣΔ 25

3.1.1 Mạch điều chế ΣΔ bậc cao 25

3.1.2 Các yếu tố ảnh hưởng đến chất lượng mạch điều chế ΣΔ 28

3.1.3 Đề xuất thông số thiết kế mạch điều chế ΣΔ 31

3.1.3.1 Số bit lượng tử 31

3.1.3.2 Tỷ số quá lấy mẫu và số bậc mạch điều chế 31

3.1.3.3 Lựa chọn các hệ số 32

3.1.4 Mô phỏng hệ thống mạch điều chế ΣΔ trên Simulink/Matlab 36

3.2 Đề xuất thiết kế bộ lọc giảm mẫu 38

3.3 Tổng kết chương 39

CHƯƠNG 4 THIẾT KẾ MẠCH ΣΔ ADC 40

4.1 Thiết kế mạch điều chế ΣΔ 40

4.1.1 Thiết kế mạch khuếch đại vi sai 40

4.1.2 Thiết kế mạch đóng ngắt và mạch chuyển đổi tín hiệu số - tương tự DAC 42

4.1.3 Thiết kế mạch lượng tử 45

4.1.4 Thiết kế mạch tạo xung clock 2 pha không chồng lấp 46

4.1.5 Thiết kế các khối tích phân cho mạch điều chế ΣΔ bậc 3 48

4.1.5.1 Khối tích phân thứ nhất trong mạch điều chế ΣΔ bậc 3 50

4.1.5.2 Khối tích phân thứ hai trong mạch điều chế ΣΔ bậc 3 51

4.1.5.3 Khối tích phân thứ ba trong mạch điều chế ΣΔ bậc 3 52

4.1.6 Thiết kế mạch điều chế ΣΔ bậc 3 54

4.2 Thiết kế bộ lọc giảm mẫu 55

4.2.1 Thiết kế mạch đồng bộ tín hiệu ngõ vào 55

4.2.2 Thiết kế mạch giải mã 56

4.2.3 Thiết kế bộ lọc CIC 56

4.2.4 Thiết kế bộ lọc FIR 62

4.2.5 Thiết kế bộ lọc giảm mẫu 63

4.3 Mạch chuyển đổi tín hiệu tương tự - số dạng ΣΔ 64

4.4 Tổng kết chương 64

CHƯƠNG 5 KẾT QUẢ MÔ PHỎNG 66

5.1 Kết quả mô phỏng mạch điều chế ΣΔ 66

5.1.1 Kết quả mô phỏng môi trường lý tưởng 66

5.1.2 Kết quả mô phỏng PVT 69

5.1.3 Kết quả mô phỏng post-layout 71

5.2 Kết quả mô phỏng mạch lọc giảm mẫu 73

5.2.1 Kết quả mô phỏng mạch lọc CIC 74

5.2.2 Kết quả mô phỏng mạch lọc CIC kết hợp mạch lọc FIR 74

5.2.2.1 Mô phỏng mạch lọc FIR 73

5.2.2.2 Mô phỏng kết hợp mạch lọc CIC và FIR 75

5.3 Kết quả mô phỏng mạch ΣΔ ADC 77

5.4 So sánh với các nghiên cứu, sản phẩm thương mại khác 79

5.5 Tổng kết chương 81

KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 83

I Kết luận 83

II Hướng phát triển đề tài 83

TÀI LIỆU THAM KHẢO 84

PHẦN LÝ LỊCH TRÍCH NGANG 85

PHỤ LỤC 1 86

PHỤ LỤC 2 88

DANH MỤC HÌNH VẼ

Hình 1.1 Các ứng dụng được sử dụng khi xây dựng thành phố thông minh [1] 1

Hình 1.2 Cấu trúc khối thu của chip thu phát cao tần Sub-GHz 2

Hình 1.3 Thống kê các bài báo về 4 loại ADC điển hình theo thời gian từ nguồn [2] 5

Hình 1.4 Thống kê các nghiên cứu trong giai đoạn trước 2018 và giai đoạn 2018-2019 5

Hình 1.5 Một số công ty thiết kế vi mạch tại các thành phố lớn 5

Hình 2.1 Quá trình chuyển đổi tín hiệu tương tự sang số 8

Hình 2.2 Cấu trúc cơ bản của mạch chuyển đổi flash ADC 9

Hình 2.3 Cấu trúc kinh điển của mạch chuyển đổi SAR ADC 9

Hình 2.4 Cấu trúc mạch pipelined ADC 10

Hình 2.5 Sơ đồ khối mạch sigma delta ADC 11

Hình 2.6 Mối quan hệ giữa công suất tiêu thụ và độ phân giải của các mạch ADC13 Hình 2.7 Hiệu suất chuyển đổi bit của từng mạch ADC 13

Hình 2.8 Mối liên hệ giữa công suất tiêu thụ và tần số lấy mẫu của các mạch ADC 14

Hình 2.9 Quá trình chuyển đổi tín hiệu tương tự - số 15

Hình 2.10 Phổ tín hiệu ngõ ra ADC có tần số lấy mẫu là tần số Nyquist 16

Hình 2.11 Cấu trúc ADC sử dụng phương pháp quá lấy mẫu 17

Hình 2.12 Phổ tín hiệu ngõ ra ADC sử dụng phương pháp quá lấy mẫu 18

Hình 2.13 Sơ đồ khối cơ bản mạch chuyển đổi tín hiệu tương tự - số dạng ΣΔ 19

Hình 2.14 Phổ tín hiệu ngõ ra ADC sử dụng kết hợp phương pháp quá lấy mẫu và định dạng nhiễu 20

Hình 3.1 a Cấu trúc mạch điều chế bậc 1; b Cấu trúc mạch điều chế bậc 2 và c Cấu trúc mạch điều chế sigma delta bậc L 25

Hình 3.2 Định dạng nhiễu lượng tử thay đổi theo số bậc mạch điều chế ΣΔ [15] 26

Hình 3.3 Ảnh hưởng của số bậc mạch điều chế 1 bit lên thông số SNR và ENOB 27 Hình 3.4 Cấu trúc mạch điều chế bậc L dạng CIFB [16] 28

Hình 3.5 Đáp ứng của hàm truyền nhiễu khi thay đổi bộ hệ số ( , , ) 30

Hình 3.6 Tác động của số bậc lên phổ tín hiệu ngõ ra mạch điều chế [11] 30

Hình 3.7 Mối liên hệ giữa OSR, L và SNR trong thiết kế mạch 32

Hình 3.8 a Mô hình tối giản sử dụng hệ số ( ); b Nguyên tắc chuyển đổi hệ số và c Cấu trúc mạch điều chế sử dụng các hệ số ( , , ) 33

Hình 3.9 So sánh đáp ứng của bộ lọc Chebyshev và hàm truyền nhiễu [14] 34

Hình 3.10 a Ngõ ra các khối tích phân trong mô hình tối giản và b Ngõ ra các khối tích phân trong cấu trúc đề xuất 35

Hình 3.11 Mô phỏng hàm truyền nhiễu của cấu trúc đã đề xuất 36

Hình 3.12 Cấu trúc mô phỏng Simulink/Matlab mạch điều chế sigma delta 36

Hình 3.13 a Tín hiệu ngõ vào, b Tín hiệu ngõ ra mạch điều chế và c Tín hiệu ngõ ra ADC 38

Hình 3.14 Mật độ phổ công suất chuỗi bit ngõ ra mạch điều chế sigma delta 38

Hình 4.1 Thiết kế mạch khuếch đại vi sai 2 tầng dùng phương pháp bù Miller 40

Hình 4.2 Layout của mạch khuếch đại vi sai hai tầng 41

Hình 4.3 Mô phỏng độ lợi và pha mạch khuếch đại vi sai khối tích phân 1 41

Hình 4.4 Mô phỏng độ lợi và pha mạch khuếch đại vi sai khối tích phân thứ 2 và thứ 3 42

Hình 4.5 a Mạch đóng ngắt cấu trúc TG và b Layout mạch đóng ngắt 43

Hình 4.6 Mô phỏng đáp ứng thời gian mạch đóng ngắt TG 43

Hình 4.7 a Mạch DAC 1 bit và b Layout mạch DAC 1 bit 44

Hình 4.8 Mô phỏng đáp ứng thời gian mạch DAC 1 bit 44

Hình 4.9 a Thiết kế mạch so sánh và b Thiết kế mạch D-FlipFlop 45

Hình 4.10 Layout mạch lượng tử 1 bit 45

Hình 4.11 Mô phỏng đáp ứng thời gian mạch lượng tử 1 bit 46

Hình 4.12 a Thiết kế mạch tạo xung clock 2 pha và b Tín hiệu xung clock 46

Hình 4.13 Layout mạch tạo xung clock 2 pha, không chồng lấp 47

Hình 4.14 Mô phỏng các tín hiệu tạo bởi mạch tạo xung clock 47

Hình 4.15 Độ trễ giữa các tín hiệu xung clock 48

Hình 4.16 a Cấu trúc SC integrator; b Mô tả giai đoạn 1 cấu trúc SC integrator và c Mô tả giai đoạn 2 cấu trúc SC integrator 48

Hình 4.17 a Cấu trúc SC integrator lấy tổng hai tín hiệu và b Cấu trúc SC integrator

lấy hiệu hai tín hiệu 49

Hình 4.18 Thiết kế sơ đồ nguyên lý và layout mạch tích phân thứ nhất 51

Hình 4.19 Thiết kế sơ đồ nguyên lý và layout mạch tích phân thứ hai 53

Hình 4.20 Thiết kế sơ đồ nguyên lý và mạch tích phân thứ ba 54

Hình 4.21 Sơ đồ nguyên lý mạch điều chế sigma delta bậc 3 – 1 bit lượng tử 54

Hình 4.22 Layout mạch điều chế sigma delta bậc 3 54

Hình 4.23 Sơ đồ khối bộ lọc giảm mẫu 55

Hình 4.24 a Cấu trúc mạch đồng bộ tín hiệu sử dụng 3 D-FlipFlop và b Mạch giải mã sử dụng bộ MUX 55

Hình 4.25 Cấu trúc mạch lọc giảm mẫu CIC 56

Hình 4.26 Đáp ứng tần số của mạch lọc giảm mẫu CIC 57

Hình 4.27 Đáp ứng tần số bộ lọc giảm mẫu CIC trong khoảng [0-3.2 MHz] 57

Hình 4.28 Sơ đồ khối chi tiết bộ lọc CIC thiết kế theo phương pháp Hogenauer 58

Hình 4.29 Cấu trúc mạch đếm tạo tín hiệu enable khối vi phân 61

Hình 4.30 Thiết kế mạch lọc giảm mẫu CIC 61

Hình 4.31 Mô phỏng đáp ứng bộ lọc thông thấp FIR 62

Hình 4.32 Thiết kế bộ lọc thông thấp FIR 63

Hình 4.33 Layout mạch lọc giảm mẫu đã kiểm tra DRC – ERC – LVS 63

Hình 4.34 Layout mạch chuyển đổi tín hiệu tương tự sang số dạng sigma delta 64

Hình 5.1 Chuỗi bit ngõ ra mạch điều chế khi tần số ngõ vào là 250 KHz 66

Hình 5.2 Chuỗi bit ngõ ra mạch điều chế khi tần số ngõ vào là 500 KHz 66

Hình 5.3 Chuỗi bit ngõ ra mạch điều chế khi tần số ngõ vào là 750 KHz 66

Hình 5.4 Phân tích FFT mạch điều chế khi tần số ngõ vào là 250 KHz 67

Hình 5.5 Phân tích FFT mạch điều chế khi tần số ngõ vào là 500 KHz 67

Hình 5.6 Phân tích FFT mạch điều chế khi tần số ngõ vào là 750 KHz 68

Hình 5.7 Phân tích FFT mạch điều chế, tần số ngõ vào 250 KHz – mô phỏng PVT 70

Hình 5.8 Phân tích FFT mạch điều chế, tần số ngõ vào 500 KHz – mô phỏng PVT 70

Hình 5.9 Phân tích FFT mạch điều chế, tần số ngõ vào 750 KHz – mô phỏng PVT

70

Hình 5.10 Phân tích FFT mạch điều chế khi tần số ngõ vào là 250 KHz (post-layout) 72

Hình 5.11 Phân tích FFT mạch điều chế khi tần số ngõ vào là 500 KHz (post-layout) 72

Hình 5.12 Phân tích FFT mạch điều chế khi tần số ngõ vào là 750 KHz (post-layout) 72

Hình 5.13 Nguyên lý mô phỏng đáp ứng tần số của các bộ lọc 73

Hình 5.14 Đáp ứng tần số của mạch lọc CIC đã thiết kế 74

Hình 5.15 Đáp ứng thời gian mạch lọc FIR 75

Hình 5.16 Đáp ứng tần số của mạch lọc FIR đã thiết kế 75

Hình 5.17 Đáp ứng tần số của bộ lọc kết hợp CIC và FIR 76

Hình 5.18 Testbench mô phỏng mạch sigma delta ADC đã thiết kế 77

Hình 5.19 Tín hiệu ngõ vào và tín hiệu ngõ ra mạch lọc CFIR 77

Hình 5.20 Mô phỏng tín hiệu ngõ vào 1 tần số 78

Hình 5.21 Mô phỏng tín hiệu ngõ vào 2 tần số 79

Hình 5.22 Vị trí mạch sigma delta ADC đã thiết kế với các nghiên cứu về ADC 81

DANH MỤC BẢNG BIỂU

Bảng 1.1 Yêu cầu thiết kế mạch ADC từ chip thu phát tín hiệu Sub-GHz 3

Bảng 2.1 Thống kê các tiêu chí đánh giá các mạch ADC 15

Bảng 2.2 Tỷ số SNR phụ thuộc vào phương pháp thiết kế 21

Bảng 2.3 Thông số thiết kế mạch sigma delta ADC [8] 22

Bảng 2.4 Thông số thiết kế mạch sigma delta ADC [9] 23

Bảng 2.5 Thống kê các nghiên cứu và sản phẩm thương mại về chip ADC 12 bit 23 Bảng 3.1 Các thông số sử dụng để mô phỏng Similink/Matlab 32

Bảng 3.2 Thông số mô phỏng Simulink 37

Bảng 3.3 Đề xuất thiết kế bộ lọc giảm mẫu 39

Bảng 4.1 Giá trị các tụ điện sử dụng cho mạch tích phân thứ nhất 51

Bảng 4.2 Giá trị các tụ điện sử dụng cho mạch tích phân thứ hai 52

Bảng 4.3 Giá trị các tụ điện sử dụng cho mạch tích phân thứ ba 53

Bảng 4.4 Giá trị ngõ vào và ngõ ra tương ứng mạch giải mã 56

Bảng 4.5 Số lượng bit bị cắt giảm theo phương pháp Hogenauer 60

Bảng 4.6 Thông số thiết kế của bộ lọc giảm mẫu CIC 62

Bảng 5.1 Các thông số của mạch điều chế ΣΔ thiết kế 68

Bảng 5.2 Kết quả mô phỏng PVT của mạch điều chế ΣΔ 71

Bảng 5.3 Các thông số của mạch điều chế ΣΔ thiết kế mô phỏng post-layout 73

Bảng 5.4 So sánh kết quả mô phỏng và yêu cầu thiết kế 75

Bảng 5.5 So sánh kết quả mô phỏng và yêu cầu thiết kế 76

Bảng 5.6 So sánh ADC đã thiết kế với các nghiên cứu khác 79

DANH MỤC VIẾT TẮT

ADC Analog to Digital Converter Bộ chuyển đổi tương tự sang

số LNA Low Noise Amplifier Mạch khuếch đại nhiễu thấp

IF Intermediated Frequency Tín hiệu trung tần

VGA Variable Gain Amplifier

Mạch khuếch đại có độ lợi thay đổi được

ΣΔ -ADC Sigma Delta ADC Bộ chuyển đổi tương tự sang

số dạng vi-tích phân

SAR ADC Successive Approximation

Register ADC

Bộ chuyển đổi tương tự sang

số thanh ghi xấp xỉ liên tiếp

LSB Least Significant Bit Bit trọng số nhỏ nhất

MSB Most Significant Bit Bit trọng số lớn nhất

CMOS Complementary Metal Oxide

Semiconductor

Công nghệ chế tạo transistor kiểu kim loại – oxit – bán dẫn ENOB Effective Number of Bits Tỷ số bit hiệu dụng

SNR Signal to Noise Ratio Tỷ số tín hiệu trên nhiễu SFDR Spurious free Dynamic Range Dải động không nhiễu

RMS Root Mean Square Giá trị trung bình bình phương

STF Signal Transfer Function Hàm truyền tín hiệu

NTF Noise Transfer Function Hàm truyền nhiễu

DAC Digital to Analog Converter Bộ chuyển đổi số sang tương tự

FFT Fourier Fast Transform Phép biến đổi Fourier nhanh

IEEE Institute of Electrical and

Electronics Engineers Hiệp hội kĩ sư điện điện tử

CIC Cascaded Integrator - Comb Bộ lọc hạ tôc (giảm mẫu)

FIR Finite Impulse Response Bộ lọc có đáp ứng xung hữu

LDO Low Dropout voltage regulator Mạch nguồn ổn định

DSP Digital Signal Processing Xử lý số tín hiệu

P Công suất tín hiệu ngõ vào

A Biên độ tín hiệu ngõ vào

SNR , Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc 1

SNR , | Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc 1 tính

theo dB SNR , Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc L

SNR , | Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc L tính

theo dB SNR| Tỷ số tín hiệu trên nhiễu tính theo dB

v , Công suất của nhiễu lượng tử

P , Công suất nhiễu lượng tử tần số lấy mẫu Nyquist trong băng tần

tín hiệu

S , Mật độ phổ công suất nhiễu lượng tử

P , Công suất nhiễu lượng tử tần số lấy mẫu lớn trong băng tần tín

hiệu

f Tần số lấy mẫu

f Băng thông tín hiệu ngõ vào

F Tần số lấy mẫu bằng tần số Nyquist của tín hiệu

V Điện áp toàn thang

B Số bit lượng tử

BIN Độ rộng dữ liệu ngõ vào CIC

BOUT Độ rộng dữ liệu ngõ ra CIC

1 CHƯƠNG 1 GIỚI THIỆU ĐỀ TÀI 1.1 Tính cấp thiết của luận văn

Sự hình thành và phát triển của cuộc cách mạng công nghiệp 4.0 với các thành phần chính là hệ thống điều khiển vật lý, mạng kết nối vạn vật IoT chính là kết quả của sự phát triển các thiết bị thông minh có khả năng kết nối không dây Chip thu phát tín hiệu Sub-GHz ứng dụng thu thấp dữ liệu và truyền dữ liệu được triển khai thực hiện trong các thành phố thông minh như đo lường thông minh, chiếu sáng thông minh, giám sát môi trường…

Hình 1.1 Các ứng dụng được sử dụng khi xây dựng thành phố thông minh [1]

Thiết kế vi mạch nói chung và thiết kế vi mạch thu phát tín hiệu cao tần Sub-GHz nói riêng tại nhiều quốc gia đã phát triển mạnh mẽ trong nhiều năm qua Nhiều công trình nghiên cứu thiết kế chip thu phát tín hiệu Sub-GHz đã được nhiều nhóm nghiên cứu, thực hiện, chế tạo và cho ra các sản phẩm thực tế

Cấu trúc cơ bản của khối thu trong chip thu phát Sub-GHz được trình bày trong

hình 1.2 Cấu trúc khối thu sử dụng là cấu trúc máy thu đổi tần một lần về tần số trung

tần khác không (low-IF direct conversion architecture) Tín hiệu RF từ anten được khuếch đại bởi mạch khuếch đại nhiễu thấp Low-Noise Amplifier – LNA - trước khi được chuyển đổi sang dạng tín hiệu vi sai nhờ mạch balun tích hợp bên trong chip

Việc sử dụng cấu hình mạch khuếch đại đơn cực ngõ vào và thực hiện chuyển đổi sang dạng tín hiệu vi sai bên trong giúp tối giảm số lượng linh kiện thụ động dùng bên ngoài chip mà vẫn đảm bảo chất lượng tín hiệu được khuếch đại và xử lý bên trong LNA được thiết kế có hệ số nhiễu thấp và có độ lợi thay đổi để đáp ứng các điều kiện công suất khác nhau của tín hiệu RF đi đến khối thu

Hình 1.2 Cấu trúc khối thu của chip thu phát cao tần Sub-GHz

Tín hiệu RF vi sai ngõ ra của balun được đổi tần xuống tại bộ trộn tần Quadrature Mixer Ngõ ra bộ trộn tần là tín hiệu IQ vuông pha có tần số trung tần IF, tín hiệu này tiếp tục được lọc thành phần tần số cao tại khối Analog Filter và khuếch đại trung tần tại khối Variable Gain Amplifier (VGA) Các mạch chức năng từ LNA, Balun, Mixer, Filter đến VGA tạo thành khối thu cao tần RX Front-End (RXFE) của chip thu phát thiết kế Tín hiệu trung tần ngõ ra VGA được lấy mẫu và chuyển đổi sang miền số bằng mạch chuyển đổi ADC Tín hiệu số sau ADC được giải mã FSK và OOK tại khối giải mã số Digital Demodulator, sau đó được đệm và gửi về MCU thông qua giao tiếp số SPI

Khối chuyển đổi tín hiệu tương tự - số ADC là cầu nối giữa phần mạch tương tự

và phần mạch số trong cấu trúc khối thu của chip thu phát tín hiệu Sub-GHz Nghiên cứu thiết kế mạch ADC gặp phải nhiều thách thức bởi hai lý do chính Thứ nhất, sự phát triển của các thiết bị bán dẫn và các công nghệ sản xuất mạch tích hợp cho phép

thiết kế và chế tạo các mạch có cấu trúc mới Thứ hai, mạch ADC phải giải quyết các vấn đề về nhiễu do cần độ chính xác cao, tốc độ dữ liệu cao, đặc biệt trong ứng dụng thu thập và truyền dẫn số liệu Do vậy, thiết kế ADC là vấn đề nghiên cứu luôn thu hút được nhiều sự quan tâm của các nhà khoa học Trong các cấu trúc ADC, mạch ADC dạng Sigma Delta (ΣΔ) sử dụng các phương pháp loại bỏ sai số lượng tử để tăng độ chính xác được sử dụng phổ biến

Các thông số được yêu cầu khi thiết kế mạch ADC trong chip thu phát tín hiệu Sub-GHz liệt kê trong bảng 1.1 Từ các nghiên cứu khoa học về ADC, luận văn

“Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHz” sẽ đề xuất cấu trúc phù hợp và thiết kế

khối ADC ứng dụng trong chip thu phát tín hiệu Sub-GHz

Bảng 1.1 Yêu cầu thiết kế mạch ADC từ chip thu phát tín hiệu Sub-GHz

1.2 Mục tiêu của luận văn

Mục tiêu của luận văn là nghiên cứu thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng sigma delta – ΣΔ ADC dựa trên công nghệ CMOS và phương pháp thiết

kế vi mạch hỗn hợp (tương tự - số)

1.3 Nhiệm vụ của luận văn

Xu hướng phát triển vi mạch thể hiện rõ ràng qua số lượng các nghiên cứu và các sản phẩm vi mạch xuất hiên trong thực tế Trong nước, số lượng các thiết kế mạch hỗn hợp, cụ thể là các IP ADC còn hạn chế Nhiệm vụ của luận văn là đề xuất cấu

trúc phù hợp và xác định bộ thông số của vi mạch ADC thỏa mãn yêu cầu của chip thu phát tín hiệu Sub-GHz Tính đúng đắn của cấu trúc ADC đề xuất được chứng minh bằng cách đánh giá các thông số qua mô phỏng sau layout

Luận văn nghiên cứu tổng quan các thiết kế ADC được áp dụng trong các hệ thống chip thu phát tín hiệu; lựa chọn cấu trúc ADC phù hợp với hệ thống chip thu phát tín hiệu Sub-GHz dự kiến thực hiện; xây dựng bộ thông số và mô phỏng hệ thống ΣΔ ADC; thiết kế và layout mạch ΣΔ ADC và cuối cùng là mô phỏng toàn bộ mạch ΣΔ ADC sau khi layout

Các thông số cuối cùng của mạch ΣΔ ADC sau khi layout được so sánh với các nghiên cứu và sản phẩm thương mại để định hướng phát triển cho các thiết kế ADC tiếp theo

1.4 Phương pháp nghiên cứu

Luận văn kết hợp nhiều phương pháp để thực hiện mục đích nghiên cứu Cụ thể là:

- Tìm hiểu và phân tích các đặc tính phù hợp của mạch ΣΔ ADC ứng dụng được cho thiết kế vi mạch thu phát tín hiệu Sub-GHz

- Khảo sát chi tiết các nghiên cứu để lựa chọn cấu trúc tối ưu phù hợp cho mạch ΣΔ ADC cần thiết kế

- Kết hợp với công cụ tìm hàm toán học Simulink/Matlab và công cụ thiết kế, mô phỏng vi mạch tương tự - số để thiết kế hoàn chỉnh mạch ΣΔ ADC

- Đánh giá các thông số của mạch, so sánh với các nghiên cứu và sản phẩm thương mại tương đương để đánh giá hàm lượng khoa học của luận văn và đề xuất hướng phát triển của đề tài

1.5 Tình hình nghiên cứu trong và ngoài nước

Hình 1.3 trình bày thống kê số lượng các bài báo về các dạng ADC điển hình từ nguồn [2], bao gồm flash ADC, SAR ADC, pipelined ADC và ΣΔ ADC Tổng quan

về mỗi dạng sẽ được trình bày trong chương 2 Tính đến hết tháng 2/2019, số lượng các nghiên cứu về ΣΔ ADC giữ ưu thế vượt trội (chiếm hơn 1/3 số lượng các bài báo

về ADC) so với các nghiên cứu về ADC khác Điều này thể hiện mức độ hấp dẫn của

ΣΔ ADC đối với việc nghiên cứu vi mạch ADC

Hình 1.3 Thống kê các bài báo về 4 loại ADC điển hình theo thời gian từ nguồn [2]

Hình 1.4 Thống kê các nghiên cứu trong giai đoạn trước 2018 và

giai đoạn 2018-2019

Hình 1.5 Một số công ty thiết kế vi mạch tại các thành phố lớn

Xét về góc độ thiết kế vi mạch, thiết kế vi mạch hỗn hợp phát triển mạnh mẽ Sự gắn liền không thể tách rời giữa vi mạch tương tự và vi mạch số càng đòi hỏi sự gia tăng các nghiên cứu về vi mạch chuyển đổi tín hiệu tương tự - số ADC

Công nghiệp thiết kế vi mạch, đặc biệt là vi mạch hỗn hợp tương tự - số ngày càng phát triển tại nhiều nước trên thế giới Đặc biệt, các công ty liên quan đến phát triển

vi mạch xuất hiện nhiều tại Việt Nam Hình 1.5 thể hiện sự phân bố của một số công

ty thiết kế vi mạch tại 3 thành phố lớn

Mặc dù có tầm quan trọng rất lớn vì được coi là ngành công nghiệp cốt lõi nhưng các nghiên cứu về IC nói chung và ADC nói riêng tại Việt Nam còn ở mức độ khiêm tốn, các nghiên cứu trong nước công bố về ADC còn rất ít [3] [4] [5] [6] [7] So sánh giữa tốc độ phát triển các công ty và viện nghiên cứu vi mạch với các nghiên cứu về

vi mạch nói chung và vi mạch ADC nói riêng có sự chênh lệch lớn

Vì vậy, hướng nghiên cứu về thiết kế vi mạch ADC là hướng nghiên cứu cần thiết trong thời điểm này và có nhiều cơ hội để phát triển

1.6 Đóng góp của luận văn

Kết quả nghiên cứu và đóng góp của luận văn được thể hiện:

- Thiết kế và mô phỏng thành công mạch ΣΔ ADC bậc 3 – 1 bit lượng tử có độ phân giải 12 bit Các cấu trúc điển hình của mạch ADC được phân tích và so sánh chi tiết để xác định loại phù hợp áp dụng cho chip thu phát tín hiệu Sub-GHz Mạch sau khi thiết kế được khảo sát để xác định các thông số như tỷ số bit hiệu dụng ENOB, tỷ số tín hiệu trên nhiễu SNR và hiệu suất chuyển đổi năng lượng FoM

1.7 Bố cục của luận văn

Nội dung chính của luận văn được tổ chức thành các chương như sau:

chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHz” bao gồm tính cấp thiết của đề tài, mục tiêu, nhiệm vụ và các phương pháp

nghiên cứu khoa học áp dụng trong đề tài, tình hình nghiên cứu vi mạch ADC trong

và ngoài nước

Chương 2 giới thiệu về các dạng ADC và kết quả khảo sát các đặc tính của ADC

để xác định dạng ADC phù hợp nhất thỏa mãn yêu cầu từ chip thu phát tín hiệu cao tần Sub-GHz Chương này cũng giới thiệu một số nghiên cứu khoa học được công bố trên tạp chí uy tín IEEE JSSC và các sản phẩm thương mại để tham chiếu với các yêu cầu thiết kế mà luận văn cần giải quyết

chương 2 Chi tiết về phương pháp xác định các thông số hệ thống trong mô phỏng Simulink/Matlab cũng được đề cập trong chương này

CMOS 130nm Các mạch thành phần đều được thiết kế, mô phỏng và layout trước khi kết nối với toàn mạch Cuối chương, layout toàn bộ mạch ΣΔ ADC được giới thiệu sau khi đã vượt qua kiểm tra DRC – ERC – LVS

Chương 5 là các kết quả mô phỏng sau cùng của mạch chuyển đổi ADC Các thông số của mạch được xác định thông qua các mô phỏng sau layout và so sánh với các nghiên cứu và sản phẩm thương mại đã giới thiệu ở chương 1

Cuối cùng là phần kết luận chung sẽ tóm tắt lại những kết quả, đóng góp của học

viên trong luận văn cũng như hướng phát triển trong tương lai

CHƯƠNG 2 NGHIÊN CỨU KHỐI CHUYỂN ĐỔI TÍN HIỆU

TƯƠNG TỰ - SỐ DẠNG ΣΔ 2.1 Khảo sát các dạng mạch chuyển đổi tín hiệu tương tự - số

2.1.1 Giới thiệu chung về ADC

Tín hiệu trong tự nhiên thường ở dạng tương tự, ví dụ như âm thanh, hình ảnh Ngược lại, tín hiệu được xử lý trong các hệ thống máy tính để lưu trữ hay truyền dẫn

là tín hiệu ở dạng số Vì vậy, yêu cầu biến đổi qua lại giữa các tín hiệu dạng tương tự (gọi là tín hiệu tương tự) và dạng số (gọi là tín hiệu số) là cực kỳ cần thiết Khối chuyển đổi tương tự sang số có nhiệm vụ chuyển đổi tín hiệu tương tự thành tín hiệu

số để đưa vào hệ thống xử lý số DSP

Quá trình chuyển đổi tương tự sang số được mô tả chi tiết trong hình 2.1 Tín hiệu tương tự là tín hiệu liên tục cả về thời gian và biên độ Sau khi đi qua khối Lấy mẫu (S), tín hiệu này sẽ được rời rạc về thời gian, tức là chỉ xuất hiện ở những thời điểm nhất định trong thời gian lấy mẫu Tiếp theo, tín hiệu này tiếp tục qua khối Lượng tử hóa (Q) để được rời rạc về biên độ Cuối cùng, khối Mã hóa (D) có nhiệm vụ chuyển các giá trị mức rời rạc trên theo một dạng mã số nào đó, ví dụ như mã nhị phân, mã Gray hay mã vòng Johson

Dựa vào cấu trúc mạch, ADC được chia thành nhiều dạng Bốn dạng ADC phổ biến là flash ADC, SAR ADC, ΣΔ ADC và pipelined ADC Ưu nhược điểm của mỗi dạng ADC được phân tích như dưới đây

2.1.1.1 Flash ADC

Cấu trúc cơ bản của một flash ADC N bit bao gồm (2N – 1) mạch so sánh để so sánh đồng thời tín hiệu đầu vào với tất cả các giá trị điện áp tham chiếu tương ứng với tập các tổ hợp của N bit phân giải từ 000…01 đến 111…11 Các mạch so sánh

Hình 2.1 Quá trình chuyển đổi tín hiệu tương tự sang số

hoạt động đồng thời để xác định bộ giá trị đầu ra nên ưu điểm nổi bật của dạng ADC này là tốc độ chuyển đổi nhanh Tuy nhiên, do số lượng mạch so sánh sử dụng lớn khi cần độ phân giải cao nên flash ADC tiêu thụ công suất lớn và tốn diện tích thiết

kế Ngoài ra, độ chính xác của các điện áp tham chiếu sử dụng cho dạng flash ADC cũng là một thách thức lớn dưới ảnh hưởng của PVT

Các thiết kế dạng flash ADC được sử dụng cho các ứng dụng cần độ phân giải nhỏ (3 đến 6 bit) và dải tần số hoạt động cỡ vài MHz đến vài GHz

2.1.1.2 SAR ADC

Hình 2.3 là cấu trúc kinh điển của một mạch chuyển đổi tương tự - số dạng SAR SAR ADC bao gồm mạch lấy mẫu, mạch so sánh tín hiệu lẫy mẫu và điện áp tham chiếu, mạch DAC với phần chính là một dãy tụ điện có nhiệm vụ tạo điện áp tham

Hình 2.3 Cấu trúc kinh điển của mạch chuyển đổi SAR ADC

+ - + -

+ - + -

V IN

Khối giải mã

N bit

Hình 2.2 Cấu trúc cơ bản của mạch chuyển đổi flash ADC

chiếu, thanh ghi SAR logic và thanh ghi đệm cho các bit đầu ra Vấn đề của dạng SAR ADC N bit nằm ở dãy tụ điện có tổng điện dung là 2N (đơn vị điện dung) Khi

N có giá trị lớn, kích thước tụ điện rất khó đạt trong thiết kế vi mạch Lấy ví dụ đơn giản ở công nghệ CMOS 130nm, với khối SAR ADC có độ phân giải 12 bit, tụ điện nhỏ nhất có thể sử dụng có điện dung là 26 fF Tổng điện dung nhỏ nhất để thiết kế SAR ADC là 2 × 26 fF = 106.5 pF, chiếm diện tích layout là 1mm × 1mm Kích thước này rất lớn trong thiết kế vi mạch Vì vậy, dù được cải tiến rất nhiều về mặt kích thước trong thời gian gần đây, nhưng SAR ADC vẫn chủ yếu được ứng dụng trong các thiết kế cần độ chính xác nhỏ hơn 12 bit

2.1.1.3 Pipelined ADC

Pipelined ADC hoạt động trên nguyên tắc chia nhỏ việc lấy mẫu và lượng tử Các tầng hoạt động song song và ngõ ra của tầng này được đưa vào tầng kế tiếp để tăng tốc độ Cấu trúc đặc trưng của pipelined ADC được mô tả trong hình 2.4

Hình 2.4 Cấu trúc mạch pipelined ADC

Mỗi tầng cơ bản gồm 1 bộ flash ADC để lượng tử hóa, kết hợp với bộ DAC và bộ khuếch đại để xử lý tín hiệu đưa vào tầng kế tiếp Chất lượng của mỗi tầng ADC quyết định chất lượng toàn bộ ADC Do vậy, pipelined ADC phải tối ưu được mỗi tầng và phối hợp các tầng với nhau mới tối ưu được hoạt động của mạch Cấu trúc flash ADC trong mỗi tầng cũng làm giảm hiệu suất của pipelined ADC

2.1.1.4 ΣΔ ADC

Đây là loại ADC có khả năng đạt độ chính xác cao nhất nhờ sử dụng các phương pháp đặc biệt để loại bỏ sai số lượng tử Đa số các ứng dụng cần độ phân giải và độ

chính xác cao đều sử dụng các ADC có cấu trúc kinh điển dạng ΣΔ Hình 2.5 mô tả cấu trúc cơ bản của một mạch ΣΔ ADC Khối quan trọng nhất của mạch ADC là mạch điều chế ΣΔ với các khối khuếch đại vi sai (Delta), khối tích phân (Sigma), bộ so sánh

và bộ chuyển đổi số - tương tự DAC Khối điều chế có nhiệm vụ triệt tiêu nhiễu lượng

tử ở tần số thấp Bộ lọc giảm mẫu bao gồm bộ lọc số và bộ giảm mẫu sẽ loại bỏ thành phần nhiễu ở tần số cao và điều chỉnh tốc độ dữ liệu ở ngõ ra ADC

Hình 2.5 Sơ đồ khối mạch sigma delta ADC

Mặc dù có độ chính xác cao nhưng do cấu trúc phức tạp nên mạch chuyển đổi tương tự - số dạng ΣΔ tiêu tốn nhiều năng lượng nếu muốn đạt độ phân giải rất cao

2.1.2 Các thông số cơ bản của mạch chuyển đổi tín hiệu tương tự - số

Các thông số được sử dụng để so sánh giữa các loại ADC bao gồm công suất tiêu thụ P (W), tần số lấy mẫu fS (Hz), số bit hiệu dụng ENOB (bit), tỷ số tín hiệu trên nhiễu SNR (dB), dải động không nhiễu SFDR (dB), tổng suy hao do các thành phần hài THD (dB) và hệ số sử dụng năng lượng FoM (J/conv)

 Công suất tiêu thụ P

Đây là tổng công suất mà toàn mạch sử dụng trong quá trình hoạt động Giá trị này càng nhỏ càng có ý nghĩa về mặt tiết kiệm năng lượng

 Tần số lấy mẫu f S

Tần số lấy mẫu quy định tốc độ làm việc của một mạch ADC Dựa vào tần số lẫy mẫu, mạch chuyển đổi tín hiệu tương tự - số có thể được chia làm hai loại là dạng sử dụng tần số Nyquist và dạng sử dụng tần số quá lấy mẫu (tần số lấy mẫu lớn hơn nhiều lần tần số Nyquist)

 ENOB – Effective Number of Bits và SNR – Signal to Noise Ratio

ENOB là độ phân giải thực tế của ADC khi làm việc và được tính theo biểu thức 2.1

ENOB(bit) =SNR(dB) − 1.76

SNR là thông số cho biết thông tin về nhiễu và năng lượng của các thành phần hài xuất hiện trong phổ tần số của tín hiệu SNR là tỷ số của giá trị trung bình bình phương (Root Mean Square – RMS) của tín hiệu trên giá trị trung bình bình phương (Root Sum Square - RSS) của tất cả các thành phần phổ trong tín hiệu ngoại trừ thành phần một chiều

Biểu thức 2.1 cho thấy ENOB tỷ lệ tuyến tính với SNR Để đạt được 1 bit phân giải, mạch ADC phải cải thiện SNR tăng 6 dB Lưu ý, đối với mạch ΣΔ ADC, chênh lệch tối đa giữa ENOB và độ phân giải tuyệt đối nên nhỏ hơn 0.5LSB

 SFDR – Spurious free Dynamic Range

SFDR là tỷ số của biên độ hiệu dụng của hài cơ bản và giá trị hiệu dụng của thành phần nhiễu lớn nhất trong dải tần số Nghĩa là, SFDR chỉ ra đặc tính của thành phần hài, nguyên nhân chính làm hẹp dải tần số của mạch và vì thế thông số này rất quan trọng

 FoM – Figure of Merit

FoM được sử dụng để thể hiện năng lượng chuyển đổi bit theo tốc độ, tức là thông

số thể hiện năng lượng mà ADC cần tiêu thụ để tạo ra được 1 bit Đây là thông số được coi là có ý nghĩa nhất khi xét hiệu năng của một ADC vì nó thể hiện mối quan

hệ giữa P, ENOB và fS nên được sử dụng rộng rãi trong các nghiên cứu khi so sánh chất lượng của ADC FoM được xác định theo biểu thức 2.2

Biểu thức trên cho thấy FoM sẽ giảm khi tăng ENOB và/hoặc fS trong khi tổi thiểu công suất P

2.1.3 Biểu đồ so sánh thông số của các dạng ADC

Thống kê các nghiên cứu về bốn dạng ADC thông dụng được lấy chủ yếu từ thống

kê của Boris Murmann từ năm 1997 đến năm 2019 [2] Đây là thống kê về các thông

số của ADC trong các bài báo đăng trên các tạp chí và hội nghị có uy tín

Hình 2.6 Mối quan hệ giữa công suất tiêu thụ và độ phân giải của các mạch ADC

Hình 2.7 Hiệu suất chuyển đổi bit của từng mạch ADC

Hình 2.6 trình bày sự phân bố của từng dạng ADC theo công suất tiêu thụ P và độ phân giải hiệu dụng ENOB Ngoại trừ mạch chuyển đổi dạng SAR ADC có dải công suất phân bố đều từ thấp – trung bình – cao, các dạng ADC khác có mức công suất tiêu thụ cao ΣΔ ADC được dùng ở các ứng dụng có độ phân giải cao (trên 12 bit) Các dạng ADC khác đều có độ phân giải nhỏ hơn 12 bit

Về hiệu suất chuyển đổi năng lượng, mạch sigma detla ADC sử dụng năng lượng hiệu quả nhất (khoảng 1 – 100fJ/conv) Các dạng ADC khác có hiệu suất chuyển đổi năng lượng chỉ ở mức thấp đến trung bình Hình 2.7 là thống kê chi tiết về hiệu suất chuyển đổi năng lượng của từng dạng mạch ADC

Hình 2.8 Mối liên hệ giữa công suất tiêu thụ và tần số lấy mẫu của các mạch ADC

Hình 2.8 mô tả mối quan hệ giữa công suất tiêu thụ và tần số lấy mẫu SAR ADC hoạt động ở dải tần rộng từ vài chục Hz đến hàng chục GHz Flash ADC chủ yếu tập trung ở dải tần số vài trăm MHz đến vài chục GHz ΣΔ ADC và Pipelined ADC chủ yếu hoạt động ở dải tần trung bình từ vài MHz đến vài GHz

Từ các biểu đồ trên, mỗi dạng ADC đều có những ưu và nhược điểm riêng

 Flash ADC có ưu thế ở dải tần số cao nhưng cũng phải trả giá về công suất tiêu hao lớn và độ phân giải thấp

 SAR ADC có ưu điểm về mặt công suất tiêu thụ khi so sánh với 3 loại còn lại, tuy nhiên độ phân giải đạt được không cao

 Pipelined ADC chia nhỏ cấu trúc thành các khối ADC dạng flash nên hiệu suất của mạch chỉ ở mức trung bình

 ΣΔ ADC thể hiện là bộ chuyển đổi có độ phân giải lớn và đạt được độ chính xác cao Công suất tiêu thụ của ΣΔ ADC không so sánh được với SAR ADC, nhưng về hiệu suất chuyển đổi năng lượng thì ΣΔ ADC đạt mức rất cao

Bảng 2.1 Thống kê các tiêu chí đánh giá các mạch ADC

ENOB

(bit)

Thấp (3 - 6)

Tr.bình - Cao (6 - 14)

Thấp - Cao (4 - 12)

Cao (> 8)

f S

(Hz)

Cao (107 - 109)

Tr.bình - Cao (106 - 109)

Thấp - Cao (103 - 109)

Thấp - Cao (102 - 109)

P

(W)

Cao - Rất cao (10-3 - 101)

Cao - Rất cao (10-3 - 101)

Thấp - Cao (10-9 - 100)

Thấp - Cao (10-6 - 100)

FoM

(fJ/conv)

Tr.bình - Cao (102 - 104)

Tr.bình - Cao (101 – 105)

Tr.bình (100 – 103)

Thấp - Tr.bình (10-1 - 103)

Từ các thống kê và biểu đồ, bảng 2.1 tổng kết theo dải giá trị để so sánh các loại ADC Khối ΣΔ ADC có những đặc điểm phù hợp để áp dụng cho hệ thống thu phát tín hiệu Sub-GHz do có độ phân giải và độ chính xác cao, tần số lấy mẫu không quá lớn và hiệu suất sử dụng năng lượng đạt mức rất cao

2.2 Mạch chuyển đổi tín hiệu tương tự sang số dạng ΣΔ – ΣΔ ADC

2.2.1 ADC sử dụng tần số lấy mẫu bằng tần số Nyquist

bit B

f s

2

Hình 2.9 Quá trình chuyển đổi tín hiệu tương tự - số

Khối ADC thông thường bao gồm hai khối chính là khối lấy mẫu và khối lượng

tử Một bộ lọc chống chồng phổ được sử dụng trước khối lấy mẫu để loại bỏ toàn bộ các thành phần tần số nằm ngoài băng thông tín hiệu và do vậy, tránh được việc gập tín hiệu xuất hiện sau quá trình lấy mẫu Hình 2.9 trình bày quá trình chuyển đổi tín hiệu tương tự sang miền số trong bộ chuyển đổi ADC có tần số lấy mẫu bằng với tần

số Nyquist Tín hiệu tương tự xa(t) sau khi đi qua bộ lọc chống chồng phổ, có thành phần tần số nằm trong dải tần –Fs/2 đến Fs/2 Bộ lọc chống chồng phổ là lý tưởng, vì vậy, tín hiệu sau khi đi qua không bị suy hao về biên độ Tín hiệu ngõ ra của bộ lọc chống chồng phổ được lấy mẫu tại tần số Nyquist Fs bởi khối lấy mẫu Tín hiệu sau khi qua khối lấy mẫu trở thành tín hiệu rời rạc về biên độ và thời gian Nhiệm vụ của khối lượng tử hóa là thực hiện phép ánh xạ mỗi tín hiệu rời rạc thành một giá trị nhất định Quá trình này thực hiện việc rời rạc tín hiệu về mặt biên độ lẫn thời gian nên không thể tránh khỏi sự mất mát thông tin Sự mất mát thông tin trong quá trình chuyển đổi tín hiệu tương tự sang số được gọi là sai số lượng tử, hay thường được gọi là nhiễu lượng tử của mạch chuyển đổi tín hiệu tương tự - số Công suất của nhiễu lượng tử được xem như nhiễu trắng và cho bởi biểu thức 2.6

Hình 2.10 Phổ tín hiệu ngõ ra ADC có tần số lấy mẫu là tần số Nyquist

Giả sử tín hiệu ngõ vào ADC là tín hiệu hình sine có biên độ A _ = Đối với ADC thông thường, phổ tín hiệu tại ngõ ra mô tả trong hình 2.10 Trong phổ tín hiệu này, ngoài sự xuất hiện của tín hiệu ngõ vào còn có sự xuất hiên của nhiễu lượng

tử trải dài từ 0 đến tần số FS/2

Công suất nhiễu lượng tử trong băng thông tín hiệu biểu diễn qua biểu thức 2.8

P , = S , df = v ,

F2

2.2.2.1 Phương pháp quá lấy mẫu

Khối ADC trong phần 2.1 sử dụng tần số lấy mẫu bằng với tần số Nyquist Nhiễu lượng tử xuất hiện trong các ADC này không bị loại bỏ Điều này khiến cho bộ chuyển đổi có độ phân giải và độ chính xác không cao Một trong những phương pháp làm giảm nhiễu lượng tử là tăng tần số lấy mẫu của khối ADC Đây còn được gọi là phương pháp quá lấy mẫu

Hình 2.11 Cấu trúc ADC sử dụng phương pháp quá lấy mẫu

Các mạch ADC sử dụng phương pháp quá lấy mẫu có cấu trúc như hình 2.11 Ngoài việc sử dụng tần số lấy mẫu cao, các ADC này bổ sung khối giảm mẫu có

nhiệm vụ chuyển đổi chuỗi bit lượng tử thành dữ liệu có độ phân giải N bit và giảm tốc độ ngõ ra ADC

Khi tần số lấy mẫu lớn hơn K lần tần số Nyquist, nhiễu lượng tử được trải dải trên một miền tần số lớn (từ 0 đến KFs/2), phổ tín hiệu mong muốn không bị ảnh hưởng Hình 2.12 biểu diễn tác động của giá trị K lên phổ tín hiệu ngõ ra Đây là nguyên lý của phương pháp quá lấy mẫu được sử dụng trong mạch điều chế ΣΔ Tỷ số K, còn được gọi là OSR – Oversampling Ratio, là tỷ số quá lấy mẫu của mạch điều chế ΣΔ

và định nghĩa theo biểu thức 2.11

f = 112

V

2 − 1

ff2

= 112

Nhiễu lượng tửP

P

FS/2

Hình 2.12 Phổ tín hiệu ngõ ra ADC sử dụng phương pháp quá lấy mẫu

2.2.2.2 Phương pháp quá lấy mẫu kết hợp định dạng nhiễu trong ΣΔ ADC

Khối ΣΔ ADC gồm 2 thành phần: mạch điều chế ΣΔ và mạch lọc thông thấp số

Sơ đồ khối của khối ΣΔ ADC được giới thiệu trong hình 2.13 Mạch điều chế ΣΔ áp

dụng cả phương pháp quá lấy mẫu (oversampling) và định dạng nhiễu (noise-shaping)

để loại bỏ nhiễu lượng tử nên làm tăng độ phân giải của khối ΣΔ ADC Nguyên lý cơ bản của hai phương pháp này là triệt tiêu thành phần nhiễu lượng tử trong băng tần mong muốn bằng cách phân bố nhiễu trong 1 dải tần số lớn hơn nhiều lần băng tần tín hiệu và sử dụng hàm truyền có đáp ứng như một bộ lọc thông cao để suy hao nhiễu lượng tử ở vùng tần số thấp Bộ lọc thông thấp phía sau dùng để loại bỏ hoàn toàn nhiễu lượng tử ở tần số cao mà vẫn giữ nguyên tín hiệu mong muốn

DAC -

Hình 2.13 Sơ đồ khối cơ bản mạch chuyển đổi tín hiệu tương tự - số dạng ΣΔ

Các thông số của ΣΔ ADC sẽ được đánh giá thông qua các thông số mạch điều chế

ΣΔ Trong các phần phía sau, thông số SNR và ENOB là các đánh giá trên mạch điều chế ΣΔ

Mạch điều chế ΣΔ bậc 1 được lấy làm ví dụ để phân tích ảnh hưởng của phương pháp quá lấy mẫu và định dạng nhiễu Biểu thức 2.14 mô tả hàm truyền của mạch điều chế ΣΔ bậc 1

Y(z) = X(z) z + Q(z) (1 − z ) = STF(z) X(z) + NTF(z) Q(z) (2.14) Trong đó, STF(z) là hàm truyền của mạch điều chế ΣΔ đối với tín hiệu mong muốn, NTF(z) là hàm truyền của mạch điều chế đối với nhiễu lượng tử

Hàm truyền STF(z) có giá trị z Điều này có nghĩa là tín hiệu mong muốn bị trễ

1 chu kì và phương pháp định dạng nhiễu không gây ảnh hưởng đến công suất tín hiệu mong muốn STF(z) tương đương với một mạch lọc thông thấp với tín hiệu mong muốn Hàm truyền NTF(z) có giá trị 1 − z nên có dạng như mạch lọc thông cao đối với nhiễu lượng tử Công suất của nhiễu lượng tử trong dải băng tần mong muốn là

Mật độ phổ công suất nhiễu lượng tử mô tả bằng biểu thức 2.16

S , =v ,

f2

Do vậy, khi chỉ xem xét tín hiệu tương tự ngõ vào là một tín hiệu hình sine có biên

độ A = V /2, tỷ số tín hiệu trên nhiễu của mạch điều chế ΣΔ bậc 1 phụ thuộc vào OSR và B như biểu thức 2.22

92

(2 − 1)

π OSR (2.22) Hay được khai triển thành:

SNR , | = 1.76 + 6.02B + 30log(OSR) − 5.23 (2.23) Bảng 2.2 tổng kết giá trị tỷ số SNR của các mạch ADC sử dụng một số phương pháp thiết kế khác nhau Giá trị SNR cho phương pháp quá lẫy mẫu và định dạng nhiễu được đề cập trong chương 2 áp dụng cho mạch điều chế ΣΔ bậc 1 Chương 3 liên quan đến thiết kế mạch điều chế ΣΔ của đề tài sẽ phân tích SNR cho mạch điều chế bậc cao hơn Dựa vào các biểu thức của SNR, phương pháp quá lẫy mẫu và định dạng nhiễu kết hợp với nhau sẽ triệt tiêu nhiễu lượng tử ở vùng tần số mong muốn nên cải thiện được SNR của mạch điều chế ΣΔ nói riêng và mạch ADC nói chung

Bảng 2.2 Tỷ số SNR phụ thuộc vào phương pháp thiết kế

Phương pháp quá lấy mẫu 1.76 + 6.02B + 10logOSR

Phương pháp quá lẫy mẫu và định

2.3 Một số nghiên cứu vi mạch chuyển đổi tín hiệu tương tự - số dạng ΣΔ 2.3.1 Nghiên cứu mạch ΣΔ ADC 12 bit của nhóm tác giả Gerhard Mitteregger