NGUYÊN LÍ ĐIỀU KHIỂN BIẾN ÁP ÁP ĐIỆN

Thực tế có 2 mô hình thỏa mãn các yêu cầu trên được dùng rộng rãi cho biến áp áp điện:  Bộ biến đổi lớp D  Bộ biến đổi lớp ECác đặc điểm cụ thể của hai mô hình điều khiển này sẽ được t

NGUYÊN LÍ ĐIỀU KHIỂN BIẾN ÁP ÁP ĐIỆN

1.1.Các mô hình điều khiển biến áp áp điện

3.1.1 Giới thiệu chung

Bộ biến đổi công suất là 1 phần của hệ thống điện tử công suất nhằm biến đổi tínhiệu điều khiển vào nó thành tín hiệu mong muốn để chuyển tải công suất Trong cácứng dụng thực tế của máy biến áp áp điện thì đa phần mục đích sử dụng của máy biến

áp áp điện trong đó là tạo ra các mạch biến đổi điện áp DC/AC với đầu ra có điện ápcao hay các mạch biến đổi DC/DC (thực chất là sự kết hợp giữa mạch DC/AC vớichỉnh lưu đầu ra ) Có nhiều mô hình điều khiển thiết kế khác nhau để tạo ra các mạchbiến đổi điện áp trên Vì máy biến áp áp điện nói chung được sử dụng nhằm tạo ra cácthiết bị ở dải công suất thấp, giá thành rẻ, hiệu suất cao nên các mạch biến đổi phải cócấu trúc đơn giản, sử dụng tối thiểu các phần tử thụ động và van chuyển mạch Thực tế

có 2 mô hình thỏa mãn các yêu cầu trên được dùng rộng rãi cho biến áp áp điện:

 Bộ biến đổi lớp D

 Bộ biến đổi lớp ECác đặc điểm cụ thể của hai mô hình điều khiển này sẽ được trình bày chi tiếtdưới đây

3.1.2 Sơ đồ điều khiển lớp D

Đây là 1 sơ đồ điều khiển có cấu trúc rất đơn giản chỉ sử dụng hai van công suất

S1, S2 (thường sử dụng MOSFET) với đầu vào là nguồn điện áp một chiều Hai van nàythay phiên nhau đóng mở, khi van này mở thì van kia đóng và ngược lại Kết quả làđiện áp đầu ra có dạng xung vuông với tần số là tần số đóng mở van và độ rộng xungphụ thuộc vào tỷ lệ ton/toff Hình 3-1 là sơ đồ mạch (đã gồm biến áp áp điện)

Hình 3- Sơ đồ điều khiển biến áp áp điện lớp D

Quy đổi phía thứ cấp của biến áp sang phía sơ cấp (tương tự chương 2), ta được

sơ đồ tương đương như hình sau

Hình 3- Sơ đồ điều khiển biến áp áp điện lớp D quy đổi về sơ cấp

Nguyên lý hoạt động của sơ đồ lớp D được thể hiện qua hình dưới đây:

Hình 3- Giản đồ thể hiện nguyên lý hoạt động của sơ đồ lớp D

Ở hình vẽ trên thì VGS1 và VGS2 là hiệu điện thế giữa cực G và cực S của haikhóa S1, S2 Vin , iin là điện áp đầu vào và dòng điện đầu vào, i(t) là dòng điện cộnghưởng (dòng iLr trên hình 3-1) chạy trong biến áp Chu kỳ hoạt động của mạch gồm cácgiai đoạn:

 Từ t0 đến t1: giai đoạn nạp của tụ Cin

 Từ t0 đến t2: thời gian chết (hai khóa S1 và S2 đều không có xung áp vào cực G)

 Từ t2 đến t3: thời gian ON của khóa S1

 Từ t3 đến t4: thời gian phóng của tụ Cin

ON sau đó tại t3 thì chuyển về trạng thái OFF Trong khoảng thời gian t3 đến t4 thì haikhóa S1 và S2 đều ở trạng thái OFF vì thế cho nên tụ Cin phóng điện và dòng phóng lúcnày cũng chính là dòng cộng hưởng i(t) Do vậy nên điện áp đầu vào Vin hay cũng chính

là điện áp trên khóa S2 giảm và do đó điện áp trên khóa S1 tăng Khi điện áp đầu vào Vin

về 0 tại t4 thì diode song song ngược của S2 (không thể hiện trên hình vẽ) dẫn dòng Quátrình phóng/nạp của tụ Cin cứ lặp đi lặp lại nhằm đảm bảo điều kiện đóng cắt ZVS (ZeroVoltage Switching) Đây là một điều kiện quan trọng để nâng cao hiệu suất của bộ biếnđổi[5]

Để đảm bảo mạch hoạt động theo điều kiện đóng cắt ZVS thì hai điều kiện sauđây phải thỏa mãn:

Hình 3- Quan hệ giữa dòng điện cộng hưởng irL và điện áp Vin

 Điều kiện về điện áp ngưỡng của tụ đầu vào Cin: Khi mà điện cảm Lr nạp tụ

Cin như ở hình 3-4 thì điện tích của tụ đầu vào Cin được phóng nạp bởi dòng điện cộng hưởng iLr được tính là: in rL

dQ C dV i dt = =

với dV là biến thiên điện áp trên

tụ Cin và dt là thời gian phóng nạp của tụ Để hoạt động ở chế độ ZVS thì giá trị lớn nhất của điện áp tụ Cin phải thỏa mãn:

,

Vin peak VDC >

và trong mỗi chu kì hoạt động thì tụ Cin phải được phóng nạp hoàn toàn

 Điều kiện về thời gian chết giữa S1 và S2: để có đủ thời gian cho cuộn cảm Lr

nạp điện hay tụ Cin phóng điện thì thời gian trễ td phải lớn hơn hay bằng thời gian

phóng hay nạp Theo [5] thì thời gian td được chọn theo điều kiện:

14

d

với T

là chu kì hoạt động

Với sơ đồ điều khiển lớp D, có hai cấu hình thường sử dụng:

 Sơ đồ không có lọc đầu vào

 Sơ đồ có lọc đầu vào

Tác dụng của lọc đầu vào:

 Giảm thiểu sóng hài bậc cao cho đầu vào biến áp áp điện

 Cải thiện hiệu suất và điều kiện làm việc cho toàn bộ biến đổi

 Mở rộng dải làm việc đảm bảo ZVS khi tải biến thiên

 Giảm tổn hao do nhiễu điện từ EMI

Dựa vào những phân tích trên, hoạt động của biến áp áp điện cấp nguồn bởi bộbiến đổi lớp D sử dụng cấu hình không có lọc đầu vào được mô phỏng bằng phần mềmMatlab/Simulink Tần số hoạt động nằm gần tần số cộng hưởng của biến áp với độ rộngxung được giữ cố định 40% Thông số biến áp được cho trong bảng 3-1 [1]:

Bảng 3- Thông số biến áp áp điện

Giá trị tải:

o o

R R n

3

12

r o

f

C C L

C C

Hz

Tiến hành mô phỏng trên Matlab/Simulink ứng với hai trường hợp của tần số:

 Ngoài dải tần số cộng hưởng

 Trong dải tần cộng hưởng

Sơ đồ mô phỏng:

Hình 3- Sơ đồ mô phỏng sơ đồ điều khiển lớp D.

Hình 3- Tần số 95kHz (ngoài dải cộng hưởng)

Trong đó: Vgs1, Vgs2 lần lượt là xung phát vào cực G của hai van S1, S2 Vin làđiện áp vào biến áp áp điện hay là điện áp trên tụ Cin I(t) là dòng chạy vào biến áp(dòng cộng hưởng)

Hình 3- Tần số 97kHz (trong dải cộng hưởng).

Nhận xét:

 Khi hoạt động ở ngoài dải tần cộng hưởng, các van S1, S2 được mở khi điện

áp trên van chưa về 0 (không đảm bảo ZVS) Theo [3], hệ quả này dẫn đến tổn hao trên van và tổn hao trên biến áp lớn, nhiệt độ tăng, hiệu suất biến áp giảm

 Khi hoạt động ở trong dải tần cộng hưởng, các van S1, S2 được mở khi điện áptrên van đã về 0 hoặc nhỏ (đảm bảo điều kiện ZVS) Nhờ vậy, tổn hao trên van và tổn hao trên biến áp áp điện nhỏ, hiệu suất biến áp tăng lên

 Theo [1], tổn hao và nhiệt độ càng tăng khi tăng điện áp đầu vào (hình 3-8)

Hình 3- Sự thay đổi nhiệt độ biến áp theo điện áp vào và thời gian hoạt động [1]

3.1.3 Sơ đồ điều khiển lớp E

Mạch nguyên lý của sơ đồ điều khiển lớp E được cho như hình 3-9 Mạch chỉgồm một van công suất S (MOSFET) với một diode mắc song song ngược Van S phốihợp với mạch tương đương của biến áp áp điện tạo thành bộ biến đổi lớp E Nhờ vậy,điện áp đầu ra của bộ biến đổi có dạng hình sin đồng thời tạo điều kiện ZVS cho van S

Hình 3- Sơ đồ điều khiển biến áp áp điện lớp E

Trong mạch nguyên lý trên, điện cảm đầu vào Lf có giá trị lớn để hạn chế dòngđỉnh đầu vào và đảm bảo dòng cộng hưởng chạy qua mạch cộng hưởng (hay biến áp ápđiện) là hình sin

Khi khóa S chuyển sang trạng thái OFF, điện áp trên Cin phóng qua mạch RLCcủa biến áp Sau khi xả hết, điện áp trên tụ điện Cin trở về 0, cũng là điện áp trên van S.Lúc này, diode song song với van bắt đầu dẫn dòng điện chạy qua Nếu van S được mởvào giai đoạn này thì tổn hao trên van sẽ không đáng kể (điều kiện ZVS) Quá trìnhđược mô tả trên hình 3-10

Theo hình 3-9, hiệu suất lớn nhất của biến áp áp điện đạt được khi độ lệch phagiữa điện áp đầu vào Uin và dòng chạy qua nhánh RLC bằng 0 Nói cách khác, điểmhoạt động cộng hưởng hoạt động của bộ biến đổi lớp E này phụ thuộc vào sự thay đổicủa tải

Hoạt động của bộ biến đổi lớp E được mô phỏng bằng sơ đồ hình 3-11 Độ rộngxung vào cực G của van S là 50% Điện áp vào cấp VDC=5V Tần số: 97kHz

Các thông số biến áp đã cho trong bảng 3-1

Điện cảm và giá trị tải:

( 3-)

Hình 3- Mô tả hoạt động bộ biến đổi lớp E.

Hình 3- Sơ đồ mô phỏng sơ đồ điều khiển lớp E

Hình 3- Kết quả mô phỏng.

Trong đó, Vout là điện áp đầu ra (điện áp trên tải), Vgs là xung phát vào cực G củavan S, Vin và Iin lần lượt là điện áp và dòng điện đầu vào của biến áp áp điện

Nhận xét:

 Van và đầu vào sơ cấp biến áp phải chịu điện áp cao hơn nhiều so với sơ đồ

bộ biến đổi lớp D Điều này dẫn đến tổn hao trên van lớn, giảm hiệu suất thậm chí

có thể gây hỏng biến áp Thêm nữa, theo [7], điều kiện mở van ZVS cũng bị thu hẹp lại

 Theo [1], tổn hao và nhiệt độ càng tăng khi tăng điện áp nguồn đầu vào bộ biến đổi lớp E (hình 3-13) Quá trình tăng nhiệt độ đối với bộ biến đổi này cũng nhanh hơn bộ biến đổi lớp D

Hình 3- Sự thay đổi nhiệt độ biến áp theo điện áp vào và thời gian hoạt động[1]

1.2 Thuật toán điều khiển bám tần số cộng hưởng

Về nguyên lí, biến áp áp điện được sử dụng với mục đích biến đổi điện áp Nhưvậy việc điều khiển biến áp áp điện cần đáp ứng được hai yêu cầu chính sau:

 Đảm bảo hiệu suất biến đổi

 Đảm bảo chất lượng đầu ra

Theo kết quả phân tích ở chương 2, để đảm bảo yêu cầu thứ nhất thì biến áp ápđiện cần được hoạt động tại một trong số những tần số cộng hưởng của nó Tuy nhiêntần số cộng hưởng của biến áp áp điện lại phụ thuộc nhiều yếu tố:

 Sự thay đổi của tải

 Sự thay đổi của điều kiện làm việc: nhiệt độ, thời gian hoạt động…

Với yêu cầu thứ hai, thì tùy vào ứng dụng mà biến áp áp điện được sử dụng thì

sẽ có những yêu cầu khác nhau Nhưng nói chung, trong các ứng dụng làm nguồn công suất, yêu cầu điều khiển được độ lớn điện áp ra là quan trọng nhất

Tuy nhiên, trong phạm vi nội dung đồ án này, ta chỉ xem xét tới vấn đề đảm bảo được yêu cầu điều khiển biến áp áp làm việc ở tần số cộng hưởng

Với các đối tượng cộng hưởng nói chung, đều yêu cầu làm việc tại điểm cộnghưởng hoặc ở lân cận điểm cộng hưởng Riêng với biến áp áp điện, làm việc cộnghưởng đem lại nhiều ưu điểm:

 Hiệu suất làm việc của biến áp áp điện là cao nhất

Có nhiều phương pháp điều khiển bám tần số cộng hưởng cho biến áp áp điện,tuy nhiên, có hai phương pháp hay được sử dụng hơn cả:

 Phương pháp tự dao động

 Phương pháp sử dụng PLL ( Phase Locked Loop)

Với phương pháp tự dao động, hệ thống cộng hưởng sẽ tự hoạt động mà khôngcần thêm một bộ điều khiển nào cả[12]

PT DIGITALPD ANALOGLF VCO

Ta chỉ việc lấy tín hiệu lấy từ dòng đầu ra đưa về điều khiển bộ biến đổi thì hệ thống sẽlàm việc tại tần số cộng hưởng đó

Phương pháp này có ưu điểm là đơn giản, dễ thực hiện trong những ứng dụngcủa biến áp áp điện

Tuy nhiên, nó có nhiều nhược điểm như:

 Điểm làm việc dễ bị nhiễu làm cho dịch chuyển

 Chỉ đảm bảo được việc bám tần số cộng hưởng

 Hệ tự dao động là hệ kín, khó can thiệp để đảm bảo những yêu cầu chất lượngkhác

Trong các ứng dụng thực tế của biến áp áp điện thì phương pháp sử dụng PLLđược ưa chuộng hơn do những ưu điểm của thuật toán PLL:

 Hoạt động ổn định, tin cậy

áp điện và tạo khả năng tích hợp cao cho ứng dụng của biến áp áp điện là hoàn toàn khảthi

Trong phạm vi nội dung của đồ án, ta sẽ thiết kế ứng dụng thuật toán PLL đểđiều khiển biến áp áp điện sử dụng chip DSP TMS320F2812 Và phần này sẽ trình bày

về cơ sở lí thuyết để thiết kế 1 bộ Software like Digital Phase locked loop (SDPLL)

Toàn bộ phần lí thuyết và thiết kế PLL tham khảo tài liệu [11]

Hình 3-.Sơ đồ cấu trúc điều khiển biến áp áp điện bằng PLL.

Thực chất thuật toán phần mềm SDPLL chính là mô tả lại bằng phần mềm chứcnăng tính toán của các khối trong bộ DPLL Vì vậy, trước khi đi đến thực hiện thuậttoán ta hãy tìm hiểu về các khối chức năng trong bộ DPLL

3.2.1 Cấu trúc của DPLL

Hình 3- Cấu trúc tổng quát của DPLL

Đây là sơ đồ cấu trúc của 1 bộ DPLL, gồm 3 phần chính:

 Bộ phát hiện sai lệch pha DIGITAL PD (digital phase detector)

 Bộ lọc thông thấp ANALOG LF (analog lowpass filter)

 Bộ dao dộng điều khiển bằng điện áp VCO (Voltage controlled oscillator )Ngoài ra, còn có 2 bộ COUNTER để tùy chọn tỉ số biến đổi tần số Trong ứngdụng cụ thể của ta thì hai bộ COUNTER có thể bỏ qua

Để thực hiện chức năng của bộ Digital PD, người ta thường sử dụng 1 trong cácloại sau:

 EXOR phase detector

Hình 3- Sơ đồ nguyên lí của EXOR Phase Detector

• Làm việc với tín hiệu mức U1 và U2’

• Chỉ có thể thực hiện đồng bộ pha cho U1 và U2’.

• Đòi hỏi bộ lọc cần xử lí tín hiệu đầu vào khá phức tạp

• Dải “tracking” của bộ DPLL loại này là khi sai lệch pha nằm trong

 JK- flipflop phase detector

Hình 3- Sơ đồ nguyên lí của JK-FlipFlop Phase Detector

• Làm việc với sườn của các tín hiệu vào

• Chỉ có thể thực hiện đồng bộ pha cho U1 và U2’

• Đòi hỏi bộ lọc cần xử lí tín hiệu đầu vào khá phức tạp

• Dải “tracking” của bộ DPLL loại này là khi sai lệch pha nằm trongkhoảng:

e

 Phase frequency detector

Trong phạm vi đồ án, sẽ sử dụng loại PD này nên ta sẽ trình bày chi tiết đặcđiểm của nó để sử dụng trong các phần sau:

Hình 3- Sơ đồ nguyên lí của PFD Phase Detector.

Hoạt động của PFD được minh họa bởi sơ đồ chuyển trạng thái sau:

Hình 3- Giản đồ chuyển trạng thái của PFD Phase Detector

Tại các sườn dương của tín hiệu vào, trạng thái ra của PFD sẽ thay đổi

- Sườn dương của U1 sẽ làm đầu ra của PFD chuyển lên trạng thái cao hơnhoặc không thay đổi trạng thái nếu nó đang ở trạng thái +1

- Sườn dương của U2 sẽ làm đầu ra của PFD chuyển xuống trạng thái thấp hơnhoặc không thay đổi trạng thái nếu nó đang ở trạng thái -1

• Khi ω ω1= 2

Dưới đây là minh họa cho 3 trường hợp hoạt động điển hình của PFD:

Tín hiệu ra của PFD là Ud

, giá trị trung bình của nó là Ud

 Trường hợp 1: Khi hai tín hiệu cùng pha (

Hình 3- Đầu ra của PFD khi ω ω1= 2

b. Khối Loop Filter

Các dạng bộ lọc hay đựơc dùng gồm 3 loại:

• Bộ lọc thông thấp thụ động:

Hình 3- Sơ đồ nguyên lí của bộ lọc thông thấp thụ động

Hàm truyền của bộ lọc này có dạng:

Hình 3- Sơ đồ nguyên lí của bộ lọc thông thấp tích cực.

Hàm truyền của bộ lọc này có dạng:

C

Ka = −C

• Bộ lọc thông thấp tích cực - PI filter

Hình 3- Sơ đồ nguyên lí của bộ lọc thông thấp tích cực PI

Hàm truyền của bộ lọc này có dạng:

 The hold range:

Là dải tần số mà tại đó PLL còn có khả năng khóa pha

 Lock range:

Khi PLL đã vào trạng thái khóa ổn định thì giá trị đầu ra của VCO vẫn là khôngphải là một hằng số, giá trị đỉnh của độ lệch tần số đầu ra của VCO so với tần số chuẩnchính là “Lock range”

Thời gian ổn định là thời gian tính từ lúc bắt đầu hoạt động để cho PLL trở vềtrạng thái khóa

 Pull out range

Là giá trị biến thiên tần số của tần số chuẩn làm cho PLL không “tracking” đượcnữa

3.2.3 Thiết kế DPLL

Phần này là trình bày về các bước thực hiện tính toán các tham số của bộ DPLL

Đó cũng chính là các tham số để thực hiện thuật toán SDPLL ở phần tiếp theo Trongphần này có hai tham số mà ta chưa đề cập ở các phần trên là:

 B1: Xác định tín hiệu vào, ra cho DPLL và xác định dải giá trị cho chúng

Đối với đối tượng điều khiển của ta là biến áp áp điện, có 3 tần số cộng hưởng.Bằng thực nghiệm, ta xác định được 3 giá trị đó là:

fres1=52 kHz; fres1=104 kHz; fres1=156 kHzNhư vậy, ta xác định được dải biến thiên của giá trị đầu vào, ra là:

Với trường hợp fres1=104 kHz:

f1min= 90 kHz; f1max= 110 kHz

f2min= 20 kHz; f2min= 200 kHzChọn tần số bắt đầu hoạt động cho PLL là f1=80 kHz

 B2: Xác định tỉ số nhân tần số N=1

 B3: Xác định hệ số suy giảm:

0.7

ξ =

 B4: Xác định loại PD để đáp ứng yêu cầu giảm ảnh hưởng của nhiễu

Trong dải hoạt động của PT thì nhiễu tần số cao là rất ít (chủ yếu là nhiễu tạiđiểm pha =0 sẽ được hạn chế bằng phần cứng), do vậy PD kiểu PFD sẽ được chọntrong bước này

80( ) 0

f = kHz

 B6: Chọn loại loop filter

Vì PD được chọn là PFD nên passive lag filter sẽ được chọn để đảm bảo “pull inrange” là không giới hạn

 B7: Tính toán đặc tính động của DPLL (Bước này chỉ xem xét đến khi thiết kế

phần cứng)

 B8: tính toán τ1 +τ2

Từ biểu thức:

0 22( 1 2)

UB K

UB K

1 2

0 22

Tp UB K Ln

UB K

2

s Ln

K N

3.2.4 Xây dựng thuật toán của SDPLL

Với mô tả về cấu trúc và thiết kế của 1 bộ DPLL đã thực hiện ở trên, phần này sẽchuyển những thiết kế chi tiết đó sang thuật toán thực hiện bằng chương trình phầnmềm của vi xử lí Để thực hiện được điều này ta cần phải thiết kế chương trình phầnmềm cho toàn bộ các khối của DPLL