Đề tài: THIẾT KẾ THIẾT BỊ CHUYỂN MẠCH BĂNG THÔNG LỚN LỚP II (SWITCH LAYER II) TRÊN FPGA

Phân loại thiết bị chuyển mạch lớp 2 Switch không có tính năng quản lý: Đây là loại Switch không hỗ trợ bất kỳ giao diện quản lý nào. Switch chỉ hoạt động chỉ bằng việc cắm và chạy, người dùng dễ dàng sử dụng. Switch thông minh đơn giản: Loại Switch này hỗ trợ một ứng dụng thứ ba hoặc có giao diện web để có thể dễ dàng quản lý và cấu hình một số tính năng cơ bản như VLAN, QoS, IGMP. Switch thông minh: có thể quản lý bằng giao diện web, giao thức dòng lệnh từ xa có mã hoá, giao thức quản lý mạng đơn giản. Switch quản lý cao cấp: Đây là loại Switch có một cổng kết nối hỗ trợ giao diện dòng lệnh. Loại Switch này hỗ trợ rất nhiều tính năng như các tính năng quản lý liên quan VLAN, phát quảng bá nhóm, quản lý từ xa, điều khiển luôn.

Trang 1

THIẾT KẾ THIẾT BỊ CHUYỂN MẠCH

BĂNG THÔNG LỚN LỚP II (SWITCH LAYER II) TRÊN FPGA

Sinh viên thực hiện : Ngô Văn Minh, ĐTCT14A

Đào Xuân Lộc, ĐTVT14C Vương Duy Phú, ĐTVT14C Giáo viên hướng dẫn : TS Trịnh Quang Kiên

TS Đào Đình Hà

Trang 2

MỞ ĐẦU

Hệ thống máy chủ Google Thiết bị chuyển mạch kết nối các máy chủ

Thiết bị chuyển mạch Cisco

Trang 3

NHIỆM VỤ ĐỒ ÁN

Nghiên cứu tổng quan về Switch Layer 2

Thiết kế kiến trúc lõi Switch tốc độ cao

Mô phỏng thiết kế và hiện thực hoá trên FPGA

Làm chủ công nghệ, làm bước đệm, nền tảng phát triển cho các thiết bị khác như router, siterouter

Trang 4

GIỚI THIỆU

Phân loại thiết bị chuyển mạch lớp 2

- Switch không có tính năng quản lý: Đây là loại Switch không hỗ trợ bất kỳ giao diện quản lý nào Switch chỉ hoạt động chỉ bằng việc cắm và chạy, người dùng dễ dàng sử dụng.

- Switch thông minh đơn giản: Loại Switch này hỗ trợ một ứng dụng thứ ba hoặc

có giao diện web để có thể dễ dàng quản lý và cấu hình một số tính năng cơ bản như VLAN, QoS, IGMP.

- Switch thông minh: có thể quản lý bằng giao diện web, giao thức dòng lệnh từ

xa có mã hoá, giao thức quản lý mạng đơn giản.

- Switch quản lý cao cấp: Đây là loại Switch có một cổng kết nối hỗ trợ giao diện dòng lệnh Loại Switch này hỗ trợ rất nhiều tính năng như các tính năng quản lý liên quan VLAN, phát quảng bá nhóm, quản lý từ xa, điều khiển luôn.

Trang 5

Giao diện Ethernet

Bảng MAC Lọc gói

Hàng đợi

Khối xử lí cấu hình Giao diện cấu hình

Lớp vật lý(Ngô Văn Minh)

Lõi tìm kiếm(Vương Duy Phú)Lõi chuyển mạch(Đào Xuân Lộc)

Trang 6

NỘI DUNG CHÍNH

Tổng quan về mạng thông tin và thiết bị chuyển mạch lớp 2

Thiết kế tổng quan thiết bị chuyển mạch lớp 2 Thiết kế giao tiếp ngoại vi

Thiết kế bộ nhớ CAM và TCAM Thiết kế bộ nhớ đệm của hệ thống Thiết kế khối xử lí chuyển mạch

Thiết kế khối điều khiển và hiện thực hoá Switch trên FPGA

Trang 7

Thiết kế khối điều khiển và hiện thực hoá Switch trên FPGA

Trang 8

Lớp ứng dụng Application layer

Lớp vận chuyển Transport layer

Lớp mạng Network layer

Lớp phiên Session layer

Giao thức lớp trình bày Presentation protocol

Đường truyền vật lý

Lớp vật lý Physical layer

Lớp trình bày Presentation layer

Lớp liên kết dữ liệu Datalink layer

Trạm B Host B

Lớp ứng dụng Application layer

Lớp vận chuyển Transport layer

Lớp phiên Session layer

Lớp trình bày Presentation layer

Trang 11

Thiết kế tổng quan thiết bị chuyển mạch lớp 2

Thiết kế giao tiếp ngoại vi Thiết kế bộ nhớ CAM và TCAM Thiết kế bộ nhớ đệm của hệ thống Thiết kế khối xử lí chuyển mạch

Trang 12

THIẾT KẾ TỔNG QUAN THIẾT BỊ CHUYỂN MẠCH LỚP 2

Sơ đồ khối thiết bị chuyển mạch lớp 2

Hàng đợi

Phần chuyển mạch

Đường truyền

Bộ nhớ đệm

Phân tích gói

Hình 2.1 Sơ đồ khối cấu trúc của Switch nhiều cổng

Trang 13

Thiết kế tổng quan thiết bị chuyển mạch lớp 2

Thiết kế giao tiếp ngoại vi

Thiết kế khối điều khiển và hiện thực hoá Switch trên FPGA

Trang 14

Bộ biến đổi quang điện SFP

Bộ chuyển đổi RJ45 - SFP

Bộ chuyển đổi quang - SFP

SFP

Hình 3.1 Mô hình giao tiếp giữa cổng Ethernet và chip vật lý

Trang 15

THIẾT KẾ GIAO TIẾP NGOẠI VI

Mô hình kết nối các giao diện MII

PHY

TXCLK TXD[3:0]

TXEN CRS COL

RX_DV RXD[3:0]

TX_EN CRS COL

RX_DV RXD[7:0]

RXC MDC

Hình 3.3 Đặc tính thời gian của chu kỳ truyền nhận dữ liệu MII

Hình 3.4 Sơ đồ tín hiệu sử dụng giao diện GMII giữa PHY và MAC

Vih Vil

RXD[0:7]

RXDV RXER TXD[0:7]

TXEN

RXCLK TXCLK

tGHTT tGHTR

Hình 3.5 Đặc tính thời gian của chu kỳ truyền nhận dữ liệu GMII

TXC (dữ liệu bên truyền)

TXD[3:0], TXCTL

TXC (bên nhận)

tR tF TsetupT

TsetupR

TholdT TholdR

(Đã thêm độ trễ)

RXC ( dữ liệu phía truyền) RXDLY=1 (Đã thêm độ trễ) RXD[3:0], RXCTL RXC (bên nhận)

TskewR

tR tF

TholdR

TholdT TsetupT

Hình 3.7 Đặc tính thời gian của chu kỳ truyền nhận dữ liệu RGMII

Trang 16

Các giao diện điều khiển

Hình 3.8 Sơ đồ kết nối mạng I2C và quá trình truyền nhận dữ liệu

Slave 1 Địa chỉ:

1101001

Master

1001100

A[4:0]

Master

PHY2 Địa chỉ:

A[4:0]

PHY3 Địa chỉ:

MDIO MDC

D[15:0]

Hình 3.9 Sơ đồ kết nối mạng MDIO và quá trình truyền nhận dữ liệu

Trang 17

Thiết kế mạch in

Hình 3.10 Sơ đồ tổng quan hệ thống Switch

FPGA

PHY 1 PHY 2

PHY N

Nguồn DC 12V

Chuyển đổi DC/DC 12V >3.3V Chuyển đổi

CPU

1.8V 1.2V 1.0V

SW RESET

USB TO COM

EXT PLL

FPGA_125MHz

Thạch anh 25MHZ

BIẾN ÁP N

SFP 1

SFP N SGMII

MII GMII RGMII

1.8V 1.2V 1.0V

3.3V 3.3V

Trang 18

Hình 3.12 Nguồn 1.8 V cấp cho FPGA

Ký hiệu chân nối tới chip vật lý Tên bank

Nguồn cấp cho bank

10 cặp sai phân hoặc

Trang 19

Hình 3.13 Ví dụ layout của

Switch 4 cổng dưới góc nhìn 2D

Hình 3.14 Ví dụ Layout của Switch 4 cổng dưới góc nhìn 3D

Trang 20

Khối giao tiếp TEMAC

Hình 3.15 Sơ đồ khối chức năng của TEMAC

Chuyển đổi trung gian

Khối GMII/

MII

Chuyển đổi thành GMII/MII

Kiểm soát lưu lượng

Chuyển đổi thành AXIS

Khối cấu hình MDIO

Các bộ đếm thống kê

Điều khiển ngắt

TEMAC

RGMII GMII MII Giao diện AXIS TX

Giao diện AXIS RX Giao diện quản lý

Trích xuất thông số

Khối điều khiển

FPGA

Trang 21

Mô phỏng TEMAC

TEMAC

TX FIFO

TX_RGMII

MAC_TX_AXIS

RX FIFO

Hình 3.16 Mô hình mô phỏng bằng phương pháp nối lặp

da 02 03 04 05 06 5a 02 03 04 05 06 RX_RGMII

MAC_RX_AXIS

da 02 03 04 05 06 5a 02 03 04 05 06 TX_RGMII

MAC_TX_AXIS

Hình 3.17 Giản đồ sóng tín hiệu

RX_RGMII và MAC_RX_AXIS

Hình 3.18 Giản đồ sóng tín hiệuTX_RGMII và MAC_TX_AXIS

Trang 22

Kiểm tra trên phần cứng

Hình 3.19 Sơ đồ kiểm tra đường truyền phía TX

TEMAC TX_RGMII

MAC_TX_AXIS

RX_RGMII MAC_RX_AXISPHY

Trang 23

Hình 3.21 Sơ đồ kiểm tra RX bằng phương pháp nối vòng dữ liệu

TX FIFO

Mạch Switch thành phẩm

FPGA

Đảo địa chỉ MAC

RX FIFO

Hình 3.22 Gói tin nhận được trên PC được ghi lại

Trang 24

Hình 3.21 Sơ đồ kiểm tra bằng phương pháp nối chéo

TEMAC 0

TX0_RGMII MAC_TX0_AXIS

RX0_RGMII

MAC_RX0_AXIS

PHY 0 Ethernet

PC0

Mạch Switch thành phẩm

TEMAC 1

TX1_RGMII MAC_TX1_AXIS

RX1_RGMII

MAC_RX1_AXIS

PHY 1 Ethernet

PC1

RX0 FIFO TX0 FIFO

RX1 FIFO TX1 FIFO FPGA

Hình 3.22 Mô hình kiểm tra nối chéo trên thực tế

112 MB/s

Hình 3.23 Kết quả sao chép dữ liệu giữa hai máy và ping giữa hai máy tính

Trang 25

Thiết kế bộ nhớ CAM và TCAM

Thiết kế bộ nhớ đệm của hệ thống Thiết kế khối xử lí chuyển mạch

Trang 26

THIẾT KẾ BỘ NHỚ CAM VÀ TCAM

Khái niệm CAM và TCAM

Giao

diện Ethernet

Giao

diện Ethernet

Hàng đợi

Phần chuyển mạch

Đường truyền

Bộ nhớ đệm

Phân tích gói

Hình 4.1 Khối bộ nhớ CAM/TCAM trong sơ đồ khối cấu trúc của Switch nhiều cổng

Lõi tìm kiếm

Trang 27

Khái niệm CAM và TCAM

00 01 10 11

Match = 1

Hình 4.2 Minh hoạ một khối CAM

CAM (Content Addressable Memory) là bộ nhớ tìm kiếm theo nội dung, chỉ lưu trữ các chuỗi bit bao gồm bit 0 và bit 1, cho phép truy cập tìm kiếm theo nội dung và trả về kết quả tìm kiếm dưới dạng địa chỉ ô nhớ trùng khớp trong thời gian rất ngắn, gần như lập tức với chu kì cố định

Đối với switch lớp 2, bảng MAC có chức năng tìm kiếm các thông tin đích đến của một gói tin (số hiệu cổng vật lí, VLAN ID, thời gian tồn tại) Với yêu cầu

bảng MAC phải thực hiện tìm kiếm đối với mọi gói tin nhận được, tốc độ tìm kiếm phải rất nhanh để không gây ảnh hưởng đến tốc độ chuyển mạch và

đảm bảo độ trễ gói tin thấp

Hình 4.3 CAM được sử dụng cho bảng MAC

Bộ đếm thời gian

Cổng VLAN ID

Thời gian còn lại

Địa chỉ MAC nguồn

Địa chỉ MAC đích

CAM đọc ghiQuản lí

Địa chỉ làm mới

Địa chỉ tìm kiếm

WEA ADDRA

ADDRB

DOB

RDB RAM

Hình 4.4 Sơ đồ khối bảng MAC

Trang 28

192.168.1.0 -> 192.168.1.19

28/70

Ứng dụng của bộ nhớ CAM và TCAM

Hình 4.7 TCAM được sử dụng cho ACL lớp 2

Hình 4.8 TCAM được sử dụng cho ACL lớp 3-4

Hình 4.4 Minh hoạ một khối TCAM

TCAM (Ternary Content Addressable Memory) là bộ nhớ kết hợp đặc biệt,

trong đó có thể lưu các giá trị là 0, 1 hoặc X (do not care) Khác với CAM

chỉ có thể biểu diễn một giá trị thì TCAM có thể biểu diễn một khoảng giá

trị, khoảng giá trị này được biểu diễn bởi các giá trị X

Khối lọc gói bao gồm danh sách các luật cho phép hoặc chặn các gói

tin Các luật này chứa nhiều thông tin của gói Các danh sách luật này

gọi chung là danh sách điều khiển truy nhập (Access Control List ‒

11000000.10101000.00000001.0000xxxx

11000000.10101000.00000001.000100xx

Cấu trúc ACL lớp 2 xét đến địa chỉ MAC, kiểu khung Ethernet (Ethertype) và VLAN

Hàng đợi Hàng 0 Hàng 1

VLAN ID nguồn

VLAN ID đích Chặn gói Chặn gói

Cổng đích

Con trỏ Cổng nguồn

Trùng khớp

Hình 4.6 Sơ đồ khối bộ lọc gói ACL

TCAM

Địa chỉ IP

Cổng TCP/UDP

So sánh

Chế độ làm việc:

Chặn/Cho phép

Chặn/Cho phép Trùng khớp

Trang 29

Cách tổ chức và tìm kiếm bộ nhớ CAM

0 0 0 0 0 0

0 0 0 0 0 1

0 0

4241

63

Trang 30

Cách tổ chức và tìm kiếm bộ nhớ TCAM

0 0 1 1

00 01 10 11

000 001 010 011 100 101 110 111

1 1 0 0 1 1 0 0

0000 0001 0010 0011 0100 0101 0110 0111

0 0 0 0 1 1 1 1 1000 1001 1010 1011 1100 1101 1110 1111

0 0 0 0 0 0 0 0

00 01 10 11

RAM

4 X 2

1X 0X a)

b)

d)

000 001 010 011 100 101 110 111

10 10 00 00 10 10 01 00

RAM

8 X 2

X0X e) 110

Hình 4.11 Tổ chức bộ nhớ TCAM theo RAM

Hình 4.10 Biến đổi từ TCAM

Một bộ nhớ TCAM được biểu diễn dưới dạng: D x W

Trong đó:

D : Độ sâu (số từ TCAM)

W : Độ rộng (số bit của một từ TCAM)

Với mỗi bộ nhớ TCAM D x W sẽ được tổ chức dựa trên RAM có kích thước: 2 x DTrên thực tế, tỷ lệ RAM trên TCAM được sử dụng như là chỉ số để đo đạc mức độ tối ưu tài nguyên của thiết kế:

Trang 31

Cách mở rộng bộ nhớ CAM và TCAM

Hình 4.13 Cấu trúc của một khối CAM/TCAM mở rộng độ sâu Hình 4.14 Cấu trúc của một khối CAM/TCAM mở rộng theo độ rộng

Các tín hiệu yêu cầu

Trang 32

Thiết kế CAM trên nền tảng FPGA

Hình 4.15 Cấu trúc tổng quát của khối bộ nhớ CAM

Kiểm tra trùng khớp

Bộ nhớ Điều khiển ghi

Hàm băm

RAM RAM

Bộ nhớ chính

Bộ nhớ phụ

Trang 33

Thiết kế CAM trên nền tảng FPGA

Hình 4.16 Quá trình ghi của một từ CAM

Một từ CAM mất một chu kì để tìm kiếm và trễ một chu kì so với tín hiệu tìm kiếm LOOK_UP

Thực hiện mô phỏng bằng phần mềm Vivado 2016.4 với các địa chỉ MAC được lưu từ 00:00:00:00:00:00 đến 00:00:00:00:00:10 và hai địa chỉ MAC được tìm kiếm là 00:00:00:00:00:04 và 00:00:00:00:00:07.

Trang 34

Thiết kế TCAM trên nền tảng FPGA

Bên trong cấu trúc của FPGA có hai loại RAM đó là các khối RAM có kích thước nhỏ, là các bộ tạo chức năng (LUT) trong SLICEM có thể được triển khai dưới dạng RAM đồng bộ được gọi là RAM phân tán và các khối RAM có kích thước lớn hơn, nằm tập chung gọi là block RAM BRAM có hai dạng cấu hình đọc ghi độc lập: Simple Dual Port (SDP) và True Dual Port (TDP)

WEA ADDRA DIA

ADDRB

DOB SDP

WEA ADDRA DIA

ADDRB

DOB

WE TDP DOA

DIB

Hình 4.19 Sơ đồ chân của Simple Dual Port (a) và True Dual Port RAM (b)

Trang 35

Thiết kế TCAM sử dụng RAM phân tán

Hình 4.20 Sơ đồ khối chi tiết của TCAM thực hiện bằng RAM phân tán

RAM RAM RAM

KHỐI MỞ RỘNG

ĐỘ RỘNG

BỘ XỬ LÍ CHÍNH

GHÉP TÍN HIỆU

KHỐI MỞ RỘNG ĐỘ SÂU

ƯU TIÊN

KIỂM TRA DUNG LƯỢNG

Trang 36

Thiết kế TCAM sử dụng RAM phân tán

Hình 4.21 Chu kì ghi của một từ TCAM sử dụng RAM phân tán

32 chu kì

CLK WE

Dữ liệu Mặt nạ

FF 2242 4306 8440 16703

0 5 10 15 20 25

Hình 4.23 Tài nguyên của khối TCAM sử dụng RAM phân tán phụ thuộc vào

sự thay đổi độ sâu (số từ)

LUT 5034 7258 13440 18906 LUTRAM 2560 3840 7680 11520

FF 3522 4818 8694 12598

0 7.5 15 22.5

Hình 4.24 Tài nguyên của khối TCAM sử dụng RAM phân tán phụ thuộc vào

sự thay đổi độ rộng (số bit)

Trang 37

Thiết kế TCAM sử dụng BRAM

Hình 4.16 Sơ đồ khối chi tiết của khối TCAM sử dụng BRAM

TCAM (0,1)

TCAM (0,2)

TCAM (0,N)

TCAM (1,1)

TCAM (1,2)

TCAM (1,N)

TCAM (M,1)

TCAM (M,2)

TCAM (M,N)

TCAM (0,2)

TCAM (0,N)

TCAM (1,1)

TCAM (1,2)

TCAM (1,N)

TCAM (M,1)

TCAM (M,2)

TCAM (M,N)

Hình 4.17 Sơ đồ khối TCAM cơ bản sử dụng SPD RAM

WEA ADDRA DIA

SDP

So Sánh

0

WEA

ADDRA DIA

WEB TDP DOA

DIB

BỘ ĐIỀU KHIỂN ĐỌC, GHI

Dữ liệu

Từ TCAM

Hình 4.18 Sơ đồ bộ nhớ TCAM sử dụng BRAM hai cổng

[7] W Jiang (2013), “Scalable ternary content addressable memory implementation using FPGAs,”

Trang 38

Hình 4.19 Sơ đồ khối của một TCAM sử dụng kỹ thuật phân vùng BRAM

Trang 39

Multipumping-THIẾT KẾ BỘ NHỚ CAM VÀ TCAM

Hình 4.20 Các cấu trúc TCAM

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

0 0 0 0

0000 0001 0010 0011 1 0 1 0

0100 0101 0110 0111 0 0 0 0

1000 1001 1010 1011 0 1 0 1

1100 1101 1110 1111

1 0 1 0

0000 0001 0010 0011 0 0 0 1

0100 0101 0110 0111 0 0 1 1

1000 1001 1010 1011

1 1 0 0

1100 1101 1110 1111

c) 16x1 BRAM với hệ số chia P=2 biểu diễn 1x6 TCAM

d) 16x1 BRAM với hệ số chia P=4 biểu diễn 1x8 TCAM

Hình 4.21 Quá trình tìm kiếm 1 từ khóa

[3] Inayat Ullah, Zahid Ullah, Jeong-A Lee (2018), “Efficient TCAM Design Based on Enabled Multiported SRAM on FPGA”

Trang 40

Hình 4.24 Sự phụ thuộc của BRAM

khi thay đổi độ sâu từ TCAM

Hình 4.22 Mô phỏng quá trình ghi các từ TCAM

Hình 4.23 Mô phỏng kết quả tìm kiếm một từ khóa

Trang 41

-Các thiết kế TCAM đều sử dụng kĩ thuật đường ống (pipeline)

cho quá trình tìm kiếm, vì vậy mặc dù độ trễ tìm kiếm của các khối

là khác nhau, tuy nhiên có thể tìm kiếm liên tục nên không gây ảnh hưởng đến băng thông của hệ thống.

+Khả năng tìm kiếm: tối đa 12 triệu từ/giây

+Độ trễ tìm kiếm cực đại: 24 ns ( 3 chu kì máy)

Trang 42

Thiết kế bộ nhớ CAM và TCAM

Trang 43

Hàng đợi

Bộ nhớ đệm

Trang 44

THIẾT KẾ BỘ NHỚ ĐỆM CỦA HỆ THỐNG

Các kiến trúc thiết bị chuyển mạch điển hình

44/70

- Cut-Through Switch: Chuyển

tiếp gói tin ngay sau khi nhận

được đủ địa chỉ MAC đích.

- Store-and-Forward Switch:

Lưu lại toàn bộ gói tin, kiểm

tra lỗi rồi mới chuyển tiếp.

Hình 5.1 Thời gian chuyển mạch của Cut-Through Switch

Hình 5.2 Thời gian chuyển mạch của Store-and-Forward Switch

Địa chỉ MAC nguồn Địa chỉ MAC đích

Switch

Địa chỉ MAC nguồn Địa chỉ MAC đích

Địa chỉ MAC nguồn Địa chỉ MAC đích FCS

FCS

Switch

Định dạng
Số trang	70
Dung lượng	4,04 MB